特許ウォッチ

公開番号2024127268
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2023036299
出願日2023-03-09
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 12/00 20230101AFI20240912BHJP()
要約【課題】信頼性の低下を抑制した半導体装置及びその製造方法を提供する。
【解決手段】半導体装置のメモリセルアレイ100Aは、半導体基板と、半導体基板上に設けられたメモリキャパシと、メモリキャパシタ上に設けられたメモリトランジスタMTRと、メモリキャパシタの上部に設けられ、第1方向に延在する第1の導電体と、メモリトランジスタの上部に設けられ、第1方向に延在する第2の導電体50と、第1の導電体と第2の導電体との間に設けられ、第1方向に延在する酸化物半導体層41と、メモリトランジスタの上部に設けられ、酸化物半導体層と接続された導電性酸化物層51Eと、導電性酸化物層と接続され、ビット線となる導電層71と、ビット線間に設けられた絶縁層68とを備える。ビット線間の絶縁層の底部が導電性酸化物層と接している。
【選択図】図5A
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板の上に設けられたメモリキャパシタと、
前記メモリキャパシタの上に設けられたメモリトランジスタと、
前記メモリキャパシタの上部に設けられ、第１方向に延在する第１の導電体と、
前記メモリトランジスタの上部に設けられ、第１方向に延在する第２の導電体と、
前記第１の導電体と前記第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、
前記メモリトランジスタの上部に設けられ、前記酸化物半導体層と接続された導電性酸化物層と、
前記導電性酸化物層と接続された第１導電層と、
前記第１導電層の間に設けられた第１絶縁層と
を備え、前記第１絶縁層の底部が前記導電性酸化物層と接している、半導体装置。
続きを表示（約 890 文字）【請求項２】
前記第１方向と交差する第２方向に延在し、前記酸化物半導体層を囲む第２導電層と、
前記酸化物半導体層と前記第２導電層との間に設けられ、前記第２導電層に接する絶縁膜と
を備える、請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、相補型電界効果トランジスタを有する回路を備える、請求項１に記載の半導体装置。
【請求項４】
前記導電性酸化物層は、インジウム－錫－酸化物（ＩＴＯ）の金属酸化物を含む、請求項１に記載の半導体装置。
【請求項５】
前記メモリトランジスタは、閾値制御可能である、請求項１に記載の半導体装置。
【請求項６】
前記第１導電層の間の側壁に設けられた第２絶縁層を備え、前記側壁に接する前記第２絶縁層は隣接の前記第１導電層の側壁には接していない、請求項１に記載の半導体装置。
【請求項７】
前記導電性酸化物層の上に設けられた第２導電層を備え、前記第２の導電体は、少なくとも前記導電性酸化物層および前記第２導電層を備える、請求項１に記載の半導体装置。
【請求項８】
前記絶縁膜は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ランタン（Ｌａ）、ニオブ（Ｎｂ）、イットリウム（Ｙ）、タンタル（Ｔａ）、バナジウム（Ｖ）、およびマグネシウム（Ｍｇ）からなる群より選ばれる少なくとも一つの元素と、酸素と、を含む、請求項２に記載の半導体装置。
【請求項９】
前記酸化物半導体層は、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む、請求項１に記載の半導体装置。
【請求項１０】
前記第１導電層は、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つの材料を含む、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施の形態は、半導体装置およびその製造方法に関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
ビット線、ワード線、およびこれらに接続されるメモリセル（トランジスタおよびキャパシタ）を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２０／０７６７６６号
国際公開第２０２０／０７６８５０号
米国特許出願公開第２０２１／０３８４３５４号明細書
特開２０２１－０４４５２６号公報
特開２０２１－１０８３３１号公報
国際公開第２０２１／１０６２３４号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の発明が解決しようとする課題は、信頼性の低下を抑制した半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、半導体基板と、半導体基板上に設けられたメモリキャパシタと、メモリキャパシタ上に設けられたメモリトランジスタと、メモリキャパシタの上部に設けられ、第１方向に延在する第１の導電体と、メモリトランジスタの上部に設けられ、第１方向に延在する第２の導電体と、第１の導電体と第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、メモリトランジスタの上部に設けられ、酸化物半導体層と接続された導電性酸化物層と、導電性酸化物層と接続され、ビット線となる導電層と、ビット線間に設けられた絶縁層とを備え、ビット線間の絶縁層の底部が導電性酸化物層と接している。
【図面の簡単な説明】
【０００６】
実施の形態に係る半導体装置のメモリセルアレイの回路図。
実施の形態に係る半導体装置のメモリセルアレイの平面図。
実施の形態に係る半導体装置のメモリセルアレイの断面図。
比較例に係る半導体装置のメモリセルアレイの断面図。
比較例に係る半導体装置のメモリセルアレイの平面図。
第１の実施の形態に係る半導体装置のメモリセルアレイの断面図。
第１の実施の形態に係る半導体装置のメモリセルアレイの平面図。
第１の実施の形態に係る半導体装置の製造方法の断面図。
第１の実施の形態に係る半導体装置の製造方法の断面図。
第１の実施の形態に係る半導体装置の製造方法の断面図。
第１の実施の形態に係る半導体装置の製造方法の断面図。
第１の実施の形態に係る半導体装置の製造方法の断面図。
第２の実施の形態に係る半導体装置のメモリセルアレイの断面図。
第２の実施の形態に係る半導体装置のメモリセルアレイの平面図。
第２の実施の形態に係る半導体装置の製造方法の断面図。
第２の実施の形態に係る半導体装置の製造方法の断面図。
第２の実施の形態に係る半導体装置の製造方法の断面図。
第２の実施の形態に係る半導体装置の製造方法の断面図。
第２の実施の形態に係る半導体装置の製造方法の断面図。
第２の実施の形態に係る半導体装置の製造方法の断面図。
第２の実施の形態に係る半導体装置の製造方法の断面図。
第２の実施の形態に係る半導体装置の製造方法の断面図。
第３実施の形態に係る半導体装置のメモリセルアレイの断面図。
第３実施の形態に係る半導体装置のメモリセルアレイの平面図。
第３の実施の形態に係る半導体装置の製造方法の断面図。
第３の実施の形態に係る半導体装置の製造方法の断面図。
第３の実施の形態に係る半導体装置の製造方法の断面図。
第３の実施の形態に係る半導体装置の製造方法の断面図。
第３の実施の形態に係る半導体装置の製造方法の断面図。
第３の実施の形態に係る半導体装置の製造方法の断面図。
第３の実施の形態に係る半導体装置の製造方法の断面図。
第３の実施の形態に係る半導体装置の製造方法の断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【０００８】
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
【０００９】
以下の説明においては、ＸＹ平面に広がる半導体基板に垂直な方向をＺ方向、Ｚ方向に直交し、ワード線ＷＬの延伸する方向をＸ方向、Ｚ方向およびＸ方向に垂直なビット線ＢＬの延伸する方向をＹ方向とする。
【００１０】
また、以下の説明においては、半導体装置のメモリセルアレイを単に半導体装置と表記する場合もある。
（【００１１】以降は省略されています）

関連特許