特許ウォッチ

公開番号2024126959
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2023035751
出願日2023-03-08
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人スズエ国際特許事務所
主分類H10B 43/27 20230101AFI20240912BHJP()
要約【課題】半導体記憶装置の電気特性の向上を図ること。
【解決手段】半導体記憶装置は、基板上に設けられた配線層領域と、配線層領域上に設けられ、基板の厚さ方向である第1方向に複数の導電層と複数の絶縁層とが交互に積層された積層体と、第1方向に延びた半導体ボディと、半導体ボディと複数の導電層の各々との間に設けられたメモリ部とを含み、積層体を貫通して配線層領域に接続された柱状部と、を備える。積層体は、第1方向の端部として配線層領域に面する端部を有し、柱状部は、積層体の端部に位置する第1柱状部と、配線層領域内に設けられた第2柱状部とを含み、第2柱状部の半導体ボディは、第1方向に交差する第2方向に延出する第1延出部を含み、第2柱状部のメモリ部は、第2方向に延出し、第1延出部よりも基板の近くに位置し、第1延出部に接する第2延出部を含む。
【選択図】図8
特許請求の範囲【請求項１】
基板と、
前記基板上に設けられた配線層領域と、
前記配線層領域上に設けられ、前記基板の厚さ方向である第１方向に複数の導電層と複数の絶縁層とが交互に積層された積層体と、
前記第１方向に延びた半導体ボディと、前記半導体ボディと前記複数の導電層の各々との間に設けられたメモリ部とを含み、前記配線層領域に接続された柱状部と、
を備え、
前記積層体は、前記第１方向の端部として前記配線層領域に面する端部を有し、
前記柱状部は、前記積層体の前記端部に位置する第１柱状部と、前記配線層領域内に設けられた第２柱状部とを含み、
前記第２柱状部の前記半導体ボディは、前記第１方向に交差する第２方向に延出する第１延出部を含み、
前記第２柱状部の前記メモリ部は、前記第２方向に延出し、前記第１延出部よりも前記基板の近くに位置し、前記第１延出部に接する第２延出部を含む、
半導体記憶装置。
続きを表示（約 810 文字）【請求項２】
前記第１柱状部の上面の中心を前記第１方向に貫通する第１軸に対して、前記第２柱状部の上面の中心を前記第１方向に貫通する第２軸は、前記第２方向にずれている、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２柱状部の前記半導体ボディは、前記第２方向に延出し、前記第１延出部よりも前記積層体の近くに位置する第３延出部をさらに含み、
前記第２柱状部の前記メモリ部は、前記第２方向に延出し、第３延出部よりも前記積層体の近くに位置し、第３延出部に接する第４延出部をさらに含む、
請求項１に記載の半導体記憶装置。
【請求項４】
前記柱状部は、第２柱状部よりも前記基板の近くに位置する第３柱状部をさらに含み、
前記第２方向における前記第３柱状部の中心と、前記第２方向における前記第２柱状部の第２中心とは、前記第２方向にずれている、
請求項１に記載の半導体記憶装置。
【請求項５】
前記柱状部は、前記配線層領域内に設けられ、前記第３柱状部よりも前記基板の近くに位置し、前記メモリ部で囲まれていない第４柱状部をさらに含み、
第４柱状部は、小径柱状部と、前記小径柱状部よりも径が大きく、前記小径柱状部よりも前記基板の近くに位置する大径柱状部とを含む、
請求項４に記載の半導体記憶装置。
【請求項６】
前記柱状部は、前記配線層領域内に設けられ、第２柱状部よりも前記基板の近くに位置する第３柱状部をさらに含み、
第３柱状部は、小径柱状部と、前記小径柱状部よりも径が大きく、前記小径柱状部よりも前記積層体の近くに位置する大径柱状部とを含む、
請求項１に記載の半導体記憶装置。
【請求項７】
前記柱状部は、前記積層体内に設けられる、
請求項１に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
複数の導電層と複数の絶縁層とが積層された積層体と、積層体を厚さ方向に貫通した複数の柱状部とを有する３次元メモリデバイスが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１７／０３０１６８７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態が解決しようとする課題は、電気特性の向上を図れる半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板と、前記基板上に設けられた配線層領域と、前記配線層領域上に設けられ、前記基板の厚さ方向である第１方向に複数の導電層と複数の絶縁層とが交互に積層された積層体と、前記第１方向に延びた半導体ボディと、前記半導体ボディと前記複数の導電層の各々との間に設けられたメモリ部とを含み、前記積層体を貫通して前記配線層領域に接続された柱状部とを備える。前記積層体は、前記第１方向の端部として前記配線層領域に面する端部を有し、前記柱状部は、前記積層体の前記端部に位置する第１柱状部と、前記配線層領域内に設けられた第２柱状部とを含み、前記第２柱状部の前記半導体ボディは、前記第１方向に交差する第２方向に延出する第１延出部を含み、前記第２柱状部の前記メモリ部は、前記第２方向に延出し、前記第１延出部よりも前記基板の近くに位置し、前記第１延出部に接する第２延出部を含む。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体記憶装置を示す模式平面図。
第１実施形態の半導体記憶装置のセルアレイ領域を示す模式平面図。
第１実施形態のセルアレイ領域を示す模式斜視図。
図２に示す積層体と柱状部を含むＡ－Ａ’断面図。
図４における柱状部の部分拡大断面図。
図５に示す積層体と柱状部のＤ－Ｄ’断面図。
図４に示す積層体と柱状部と配線層領域を示す部分断面図。
図７に示す積層体と柱状部と配線層領域を示す部分断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第１実施形態の一例構造の製造方法の一部を示す断面図。
第２実施形態の積層体と柱状部と配線層領域の一例を示す部分断面図。
第３実施形態の層体と柱状部と配線層領域の他の例を示す断面図。
第３実施形態の柱状部の下端部と絶縁部の下端部の一例を示す部分断面図。
ＭＨずれ量と閾値電圧との関係を示す部分断面図。
【発明を実施するための形態】
【０００７】
（第１実施形態）
以下、第１実施形態の半導体記憶装置について、図面を参照し説明する。
【０００８】
以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本出願で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本出願で「ｘｘがｙｙに面する」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。本出願で「ｘｘがｙｙ上に設けられる」とは、ｘｘがｙｙに接する場合に限定されず、ｘｘとｙｙとの間に別の部材が介在する場合も含む。また、本出願で「ｘｘがｙｙ上に設けられる」とは、便宜上の表現であり、重力方向を規定するものではない。本明細書で「平行」および「直交」とは、それぞれ「略平行」および「略直交」の場合も含む。
【０００９】
また、先にＸ方向、Ｙ方向、Ｚ方向について定義する。Ｘ方向およびＹ方向は、後述する基板１０（図３参照）の表面に沿う方向である。Ｘ方向とＹ方向は互いに交差する（例えば直交する）方向である。Ｙ方向は、後述するビット線ＢＬ（図３参照）が延びた方向である。Ｚ方向は、Ｘ方向およびＹ方向と交差する（例えば直交する）方向であり、基板１０の厚さ方向である。本明細書では、図３に示すように「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。＋Ｚ方向と－Ｚ方向は１８０°異なる方向となる。ただしこれらの表現は、便宜上のものであり、重力方向を規定するものではない。
【００１０】
（第１実施形態）
＜半導体記憶装置の全体構成＞
図１は、第１実施形態の半導体記憶装置を示す模式平面図である。
（【００１１】以降は省略されています）

関連特許