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公開番号2024128732
公報種別公開特許公報(A)
公開日2024-09-24
出願番号2023037895
出願日2023-03-10
発明の名称データラッチ回路及び半導体装置
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類G11C 16/24 20060101AFI20240913BHJP(情報記憶)
要約【課題】転送マージン及び転送速度を上げつつ、回路面積を削減することができるデータラッチ回路を提供する。
【解決手段】本実施形態のデータラッチ回路は、第1データラッチ部と、第2データラッチ部と、を有する。第1データラッチ部は、第1導電型トランジスタと第2導電型トランジスタとを備え、第1論理値を保持する。第2データラッチ部は、第3導電型トランジスタと第4導電型トランジスタとを備え、第1論理値が反転した第2論理値を保持する。データラッチ回路は、第1の電源と、第1の電源とは電圧が異なる第2の電源とのいずれか一方が第1導電型トランジスタ及び第3導電型トランジスタのバックゲート又は第1端子に供給される。
【選択図】図7
特許請求の範囲【請求項１】
第１導電型トランジスタと第２導電型トランジスタとを備え、第１論理値を保持する第１データラッチ部と、
第３導電型トランジスタと第４導電型トランジスタとを備え、前記第１論理値が反転した第２論理値を保持する第２データラッチ部と、
を有し、
第１の電源と、前記第１の電源とは電圧が異なる第２の電源とのいずれか一方が前記第１導電型トランジスタ及び前記第３導電型トランジスタのバックゲート又は第１端子に供給されるデータラッチ回路。
続きを表示（約 1,100 文字）【請求項２】
データの非転送時に第１電圧の前記第１の電源が前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲートに供給され、
データの転送時に前記第１電圧より高い第２電圧の前記第２の電源が前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲートに供給される請求項１に記載のデータラッチ回路。
【請求項３】
データの非転送時に第１電圧の前記第１の電源が前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記第１端子に供給され、
データの転送時に前記第１電圧より低い第２電圧の前記第２の電源が前記第３導電型トランジスタ及び前記第３導電型トランジスタの前記第１端子に供給される請求項１に記載のデータラッチ回路。
【請求項４】
請求項１に記載のデータラッチ回路と、
前記データラッチ回路の前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲート又は前記第１端子に、前記第１の電源又は前記第２の電源を供給する電源供給回路と、を有する半導体装置。
【請求項５】
前記電源供給回路は、データの非転送時に第１電圧の前記第１の電源を前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲートに供給し、
データの転送時に前記第１電圧より高い第２電圧の前記第２の電源を前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記バックゲートに供給する請求項４に記載の半導体装置。
【請求項６】
前記電源供給回路は、データの非転送時に第１電圧の前記第１の電源を前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記第１端子に供給し、
データの転送時に前記第１電圧より低い第２電圧の前記第２の電源を前記第１導電型トランジスタ及び前記第３導電型トランジスタの前記第１端子に供給する請求項４に記載の半導体装置。
【請求項７】
前記データラッチ回路を複数有し、
複数の前記データラッチ回路の複数の群毎に前記電源供給回路を備える請求項４に記載の半導体装置。
【請求項８】
前記データラッチ回路を複数有し、
複数の前記データラッチ回路毎に前記電源供給回路を備える請求項４に記載の半導体装置。
【請求項９】
前記データラッチ回路を複数有し、
複数の前記データラッチ回路の前記第１導電型トランジスタ、及び、前記第３導電型トランジスタ毎に前記電源供給回路を備える請求項４に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、データラッチ回路及び半導体装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
半導体記憶装置の一種として、ＮＡＮＤ型メモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／３４３３３６号明細書
米国特許出願公開第２０２０／２５７５０１号明細書
米国特許出願公開第２０１７／１８６７４９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、転送マージン及び転送速度を上げつつ、回路面積を削減することができるデータラッチ回路及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本実施形態のデータラッチ回路は、第１データラッチ部と、第２データラッチ部と、を有する。第１データラッチ部は、第１導電型トランジスタと第２導電型トランジスタとを備え、第１論理値を保持する。第２データラッチ部は、第３導電型トランジスタと第４導電型トランジスタとを備え、第１論理値が反転した第２論理値を保持する。データラッチ回路は、第１の電源と、第１の電源とは電圧が異なる第２の電源とのいずれか一方が第１導電型トランジスタ及び第３導電型トランジスタのバックゲート又は第１端子に供給される。
【図面の簡単な説明】
【０００６】
メモリシステムの構成の一例を示すブロック図である。
図１中の不揮発性メモリ２の一例を示すブロック図である。
３次元構造のメモリセルアレイ２０のブロックの構成の一例を示す図である。
図２中のセンスアンプユニット群２８およびデータレジスタ２９の一例を示すブロック図である。
比較例に係るデータラッチ回路の構成の一例を示す回路図である。
比較例に係るデータ転送時の信号変化の一例を示す波形図である。
第１の実施形態に係るデータラッチ回路の構成の一例を示す回路図である。
第１の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
第２の実施形態に係るデータラッチ回路と電源供給回路の接続一例を示す図である。
第３の実施形態に係るデータラッチ回路の構成の一例を示す回路図である。
第３の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
第４の実施形態に係るデータラッチ回路の構成の一例を示す回路図である。
第４の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
第５の実施形態に係るデータラッチ回路の構成の一例を示す図である。
第５の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
第６の実施形態に係るデータラッチ回路と電源供給回路の接続一例を示す図である。
第７の実施形態に係るデータラッチ回路の構成の一例を示す図である。
第７の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
第８の実施形態に係るデータラッチ回路の構成の一例を示す図である。
第８の実施形態に係るデータ転送時の信号変化の一例を示す波形図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明の実施形態について詳細に説明する。
（第１の実施形態）
（メモリシステムの構成）
図１は、メモリシステムの構成の一例を示すブロック図である。本実施形態のメモリシステム１は、メモリコントローラ３と不揮発性メモリ２とを備える。なお、不揮発性メモリ２は、複数のメモリチップを含む場合がある。メモリシステム１は、ホスト装置４と接続可能である。ホスト装置４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【０００８】
メモリシステム１は、ホスト装置４が搭載されたマザーボード上に、メモリシステム１を構成する複数のチップを実装して構成してもよいし、メモリシステム１を１つのモジュールで実現するシステムＬＳＩ（Ｌａｒｇｅ－ＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）またはＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）として構成してもよい。メモリシステム１の例としては、ＳＤカードのようなメモリカード、ＳＳＤ（Ｓｏｌｉｄ－Ｓｔａｔｅ－Ｄｒｉｖｅ）、およびｅＭＭＣ（ｅｍｂｅｄｄｅｄ－Ｍｕｌｔｉ－Ｍｅｄｉａ－Ｃａｒｄ）などが挙げられる。
【０００９】
不揮発性メモリ２は、複数のメモリセルを備えたＮＡＮＤ型メモリであり、データを不揮発に記憶する。不揮発性メモリ２は、半導体装置の一例である。不揮発性メモリ２の具体的な構成については後述する。
【００１０】
メモリコントローラ３は、例えばホスト装置４からの命令に応答して、不揮発性メモリ２に対して書き込み（プログラムともいう）、読み出し、および消去などを命令する。また、メモリコントローラ３は、不揮発性メモリ２のメモリ空間を管理する。メモリコントローラ３は、ホストインターフェース（ホストＩ／Ｆ）回路１０、プロセッサ１１、ＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）１２、バッファメモリ１３、メモリインターフェース回路（メモリＩ／Ｆ）回路１４、およびＥＣＣ（ＥｒｒｏｒＣｈｅｃｋｉｎｇａｎｄＣｏｒｒｅｃｔｉｎｇ）回路１５などを備える。
（【００１１】以降は省略されています）

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