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公開番号2024124152
公報種別公開特許公報(A)
公開日2024-09-12
出願番号2023032128
出願日2023-03-02
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G06F 12/00 20060101AFI20240905BHJP(計算;計数)
要約【課題】データの信頼性を向上する。
【解決手段】実施形態によれば、メモリシステム3は、不揮発性メモリ10と、メモリコントローラ20と、を備える。不揮発性メモリは、第1ビット及び第2ビットを含む複数ビットのデータを不揮発に記憶するように構成された第1メモリセルMCと、少なくとも1ビットのデータを不揮発に記憶するように構成された第2メモリセルMCと、を含む。メモリコントローラは、ホストからコマンドを受信したことに応じ退避動作を実行し、退避動作において、第1メモリセルが第1ビットとして第1ビットデータを記憶し、且つ、第1メモリセルが第2ビットとしてデータを記憶していないことに応じ、第1ビットデータを第2メモリセルに書き込んだ後に、コマンドに対する完了応答をホストに送信する。
【選択図】図15
特許請求の範囲【請求項１】
第１ビット及び第２ビットを含む複数ビットのデータを不揮発に記憶するように構成された第１メモリセルと、少なくとも１ビットのデータを不揮発に記憶するように構成された第２メモリセルと、を含む不揮発性メモリと、
ホストからコマンドを受信したことに応じ退避動作を実行し、
前記退避動作において、前記第１メモリセルが前記第１ビットとして第１ビットデータを記憶し、且つ、前記第１メモリセルが前記第２ビットとしてデータを記憶していないことに応じ、前記第１ビットデータを前記第２メモリセルに書き込んだ後に、前記コマンドに対する完了応答を前記ホストに送信する、ように構成されたメモリコントローラと、
を備えるメモリシステム。
続きを表示（約 1,900 文字）【請求項２】
前記メモリコントローラは、前記第１メモリセルから前記第１ビットデータを読み出し、前記第１メモリセルから読み出した前記第１ビットデータを前記第２メモリセルに書き込む、ように構成されている、
請求項１に記載のメモリシステム。
【請求項３】
第１バッファを更に備え、
前記不揮発性メモリは、少なくとも１ビットのデータを不揮発に記憶するように構成された第３メモリセルを更に含み、
前記メモリコントローラは、前記退避動作において、前記第１メモリセルに前記第２ビットとして書き込まれるべき第１書き込みデータが前記第１バッファに記憶されていることに応じ、
前記第１バッファから前記第１書き込みデータを読み出し、
前記第１バッファから読み出した前記第１書き込みデータを前記第３メモリセルに書き込む、ように更に構成されている、
請求項１に記載のメモリシステム。
【請求項４】
第２バッファを更に備え、
前記不揮発性メモリは、少なくとも１ビットのデータを不揮発に記憶するように構成された第４メモリセルを更に含み、
前記メモリコントローラは、
前記第１ビットデータに少なくとも対応する第１誤り訂正符号を生成し、
前記第１誤り符号を前記第２バッファに書き込み、
前記退避動作において、
前記第１ビットデータ及び前記第１書き込みデータの少なくとも１つに基づく第２誤り訂正符号を生成し、
前記第２バッファに記憶されている前記第１誤り訂正符号を前記不揮発性メモリへ書き込まずに、前記第４メモリセルに前記第２誤り訂正符号を書き込む、ように更に構成されている、
請求項３に記載のメモリシステム。
【請求項５】
前記メモリコントローラは、
第１テーブルを用いて前記不揮発性メモリを管理し、
前記退避動作において、前記第１テーブルに前記第１ビットデータの情報が登録されていることに応じ、前記第２メモリセルへの前記第１ビットデータの書き込みを省略する、ように更に構成されている、
請求項１に記載のメモリシステム。
【請求項６】
前記メモリコントローラは、
前記第１バッファから前記第３メモリセルに書き込まれたデータを第２テーブルを用いて管理し、前記第１メモリセルから前記第２メモリセルに書き込まれたデータを第３テーブルを用いて管理し、
前記退避動作において、
前記第２テーブルに前記第１書き込みデータの情報が登録されていないことに応じ、前記第３メモリセルに前記第１書き込みデータを書き込み、
前記第３テーブルに前記第１ビットデータの情報が登録されていないことに応じ、前記第２メモリセルに前記第１ビットデータを書き込む、ように更に構成されている、
請求項３に記載のメモリシステム。
【請求項７】
前記メモリコントローラは、前記第３メモリセルに前記第１書き込みデータを書き込んだ後、前記第２テーブルに前記第１書き込みデータの情報を登録する、ように更に構成されている、
請求項６に記載のメモリシステム。
【請求項８】
前記メモリコントローラは、前記第２メモリセルに前記第１ビットデータを書き込んだ後、前記第３テーブルに前記第１ビットデータの情報を登録する、ように更に構成されている、
請求項６に記載のメモリシステム。
【請求項９】
第２バッファを更に備え、
前記不揮発性メモリは、第３ビット及び第４ビットを含む複数ビットのデータを不揮発に記憶するように構成された第５メモリセルを更に含み、
前記メモリコントローラは、前記第１ビットデータと、前記第５メモリセルに前記第３ビットとして記憶されている第２ビットデータと、に少なくとも対応する第３誤り訂正符号を生成し、
前記第３誤り符号を前記第２バッファに書き込む、ように更に構成されている、
請求項１に記載のメモリシステム。
【請求項１０】
第１バッファを更に備え、
前記メモリコントローラは、前記退避動作において、
前記第５メモリセルに前記第４ビットとして書き込まれるべき第２書き込みデータが前記第１バッファに記憶されていることに応じ、前記第１ビットデータ、前記第２ビットデータ、及び前記第２書き込みデータの少なくとも１つに基づく第４誤り訂正符号を生成する、ように更に構成されている、
請求項９に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
メモリシステムとして、ＮＡＮＤ型フラッシュメモリのような不揮発性半導体メモリを搭載したＳＳＤ（Solid State Drive）が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第９３４２４１０号明細書
米国特許第９６９６９１８号明細書
米国特許第９９４６４９６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態は、データの信頼性を向上できるメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るメモリシステムは、不揮発性メモリと、メモリコントローラと、を備える。不揮発性メモリは、第１ビット及び第２ビットを含む複数ビットのデータを不揮発に記憶するように構成された第１メモリセルと、少なくとも１ビットのデータを不揮発に記憶するように構成された第２メモリセルと、を含む。メモリコントローラは、ホストからコマンドを受信したことに応じ退避動作を実行し、退避動作において、第１メモリセルが第１ビットとして第１ビットデータを記憶し、且つ、第１メモリセルが第２ビットとしてデータを記憶していないことに応じ、第１ビットデータを第２メモリセルに書き込んだ後に、コマンドに対する完了応答をホストに送信する。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係るメモリシステムを含む情報処理システムの全体構成の一例を示すブロック図である。
図２は、第１実施形態に係るメモリシステムに含まれるメモリチップの基本的な構成を示すブロック図である。
図３は、第１実施形態に係るメモリシステムに含まれるメモリセルアレイの回路構成の一例を示す回路図である。
図４は、第１実施形態に係るメモリシステムに含まれるメモリセルトランジスタがＳＬＣである場合の閾値電圧分布とデータの割り当てとを示す図である。
図５は、第１実施形態に係るメモリシステムに含まれるメモリセルトランジスタがＱＬＣである場合の閾値電圧分布とデータの割り当てとを示す図である。
図６は、第１実施形態に係るメモリシステムに含まれるメモリセルアレイのメモリ領域の構成の一例を示すテーブルである。
図７は、第１実施形態に係るメモリシステムに含まれるライトバッファの構成の一例を示す図である。
図８は、第１実施形態に係るメモリシステムに含まれるパリティバッファの構成の一例を示す図である。
図９は、第１実施形態に係るメモリシステムに含まれる退避フラグテーブルの構成の一例を示す図である。
図１０は、第１実施形態に係るメモリシステムにおける書き込み動作の一例を示すシーケンス図である。
図１１は、第１実施形態に係るメモリシステムにおいて、第１書き込み動作によるメモリセルトランジスタの閾値電圧分布の変化を示す図である。
図１２は、第１実施形態に係るメモリシステムにおいて、第２書き込み動作によるメモリセルトランジスタの閾値電圧分布の変化を示す図である。
図１３は、第１実施形態に係るメモリシステムにおいて、第１書き込み動作及び第２書き込み動作が実行される順序の一例を示す図である。
図１４は、第１実施形態に係るメモリシステムにおいて、第１書き込み動作及び第２書き込み動作が実行される順序の別な一例を示す図である。
図１５は、第１実施形態に係るメモリシステムにおける退避動作の流れの一例を示すフローチャートである。
図１６は、第１実施形態に係るメモリシステムにおける書き込みデータの退避処理の一例を示すフローチャートである。
図１７は、第１実施形態に係るメモリシステムにおける書き込みデータの退避処理の一例を示すフローチャートである。
図１８は、第１実施形態に係るメモリシステムにおけるパリティデータの退避処理の一例を示すフローチャートである。
図１９は、第１実施形態に係るメモリシステムにおける退避動作の第１具体例を示す図である。
図２０は、第１実施形態に係るメモリシステムにおける退避動作の第２具体例を示す図である。
図２１は、第１実施形態に係るメモリシステムにおける退避動作の第３具体例を示す図である。
図２２は、第１実施形態に係るメモリシステムにおける退避フラグテーブルのエントリ削除を示す図である。
図２３は、第２実施形態に係るメモリシステムに含まれる退避フラグテーブルの構成の一例を示す図である。
図２４は、第２実施形態に係るメモリシステムにおける書き込みデータの退避処理の一例を示すフローチャートである。
図２５は、第２実施形態に係るメモリシステムにおける書き込みデータの退避処理の一例を示すフローチャートである。
図２６は、第２実施形態に係るメモリシステムにおける退避動作の第１具体例を示す図である。
図２７は、第２実施形態に係るメモリシステムにおける退避動作の第２具体例を示す図である。
図２８は、第２実施形態に係るメモリシステムにおける退避動作の第３具体例を示す図である。
図２９は、第２実施形態に係るメモリシステムに含まれるライトバッファ用退避フラグテーブルのエントリ削除を示す図である。
図３０は、第２実施形態に係るメモリシステムに含まれるユーザデータ領域用退避フラグテーブルのエントリ削除を示す図である。
図３１は、第３実施形態に係るメモリシステムにおけるパリティデータの退避処理の一例を示すフローチャートである。
図３２は、第３実施形態に係るメモリシステムにおける退避動作の第１具体例を示す図である。
図３３は、第３実施形態に係るメモリシステムにおける退避動作の第２具体例を示す図である。
図３４は、第４実施形態に係るメモリシステムにおける退避動作の第１具体例を示す図である。
図３５は、第４実施形態に係るメモリシステムにおける退避動作の第２具体例を示す図である。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同様の構成を有する要素同士を区別するために用いられる。
【０００８】
以下に、実施形態に係るメモリシステムについて説明する。
【０００９】
１構成
１．１情報処理装置の構成
１．１．１データ処理装置の構成
まず、図１を参照して、情報処理システム１の構成の一例について説明する。図１は、情報処理システム１の全体構成の一例を示すブロック図である。
【００１０】
図１に示すように、情報処理システム１は、ホスト２及びメモリシステム３を含む。
（【００１１】以降は省略されています）

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