特許ウォッチ

公開番号2024128756
公報種別公開特許公報(A)
公開日2024-09-24
出願番号2023037935
出願日2023-03-10
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類G11C 7/10 20060101AFI20240913BHJP(情報記憶)
要約【課題】高速に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第1及び第2制御信号が入力される第1及び第2制御信号パッドと、データ信号が入出力されるデータ信号パッドと、複数のメモリセルトランジスタを含むメモリセルアレイとを備えるメモリチップを備える。半導体記憶装置は、第1制御信号を第1の状態とし、第2制御信号を第1の状態とすると、データ信号としてユーザデータを入力可能な状態となり、第1制御信号を第2の状態とし、第2制御信号を第1の状態とすると、データ信号としてコマンドデータを入力可能な状態となり、第1制御信号を第1の状態とし、第2制御信号を第2の状態とすると、データ信号としてアドレスデータを入力可能な状態となり、第1制御信号を第2の状態とし、第2制御信号を第2の状態とすると、データ信号としてステータスデータを出力するステータスアウト動作を実行する。
【選択図】図14
特許請求の範囲【請求項１】
第１制御信号が入力される第１制御信号パッドと、
第２制御信号が入力される第２制御信号パッドと、
データ信号が入出力されるデータ信号パッドと、
複数のメモリセルトランジスタを含むメモリセルアレイと
を備えるメモリチップを備え、
前記第１制御信号を第１の状態とし、前記第２制御信号を前記第１の状態とすると、前記データ信号としてユーザデータを入力可能な状態となり、
前記第１制御信号を第２の状態とし、前記第２制御信号を前記第１の状態とすると、前記データ信号としてコマンドデータを入力可能な状態となり、
前記第１制御信号を前記第１の状態とし、前記第２制御信号を前記第２の状態とすると、前記データ信号としてアドレスデータを入力可能な状態となり、
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記データ信号としてステータスデータを出力するステータスアウト動作を実行する
半導体記憶装置。
続きを表示（約 1,400 文字）【請求項２】
前記ステータスデータは、
前記メモリチップが、レディ状態又はビジー状態のいずれの状態であるかを示す情報と、
前記メモリチップの内部動作が正常に完了したか否かを示す情報と
を含む請求項１記載の半導体記憶装置。
【請求項３】
前記内部動作は、前記メモリセルトランジスタに対する書込動作及び消去動作である
請求項２記載の半導体記憶装置。
【請求項４】
前記メモリチップは、前記ステータスアウト動作において、前記データ信号パッドから前記ステータスデータを出力可能である
請求項１記載の半導体記憶装置。
【請求項５】
複数の前記メモリチップを備え、
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記複数のメモリチップのうち、前記ステータスアウト動作の実行前に最後に内部動作を実行した１つが、前記ステータスアウト動作を実行する
請求項１記載の半導体記憶装置。
【請求項６】
前記内部動作は、前記メモリセルトランジスタに対する書込動作及び消去動作である
請求項５記載の半導体記憶装置。
【請求項７】
複数の前記メモリチップを備え、
前記複数のメモリチップは、それぞれ、チップ選択信号が入力される一又は複数のチップ選択信号パッドを備え、
前記チップ選択信号は、前記複数のメモリチップのうちの１つを選択する信号であり、
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記複数のメモリチップのうち、前記チップ選択信号に対応する１つが、前記ステータスアウト動作を実行する
請求項１記載の半導体記憶装置。
【請求項８】
複数の前記メモリチップを備え、
前記複数のメモリチップは、それぞれ、チップ選択データを保持可能なフィーチャレジスタを有し、
前記チップ選択データは、前記複数のメモリチップが、それぞれ選択状態であるか非選択状態であるかを示すデータであり、
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記複数のメモリチップのうち、前記チップ選択データが選択状態である１つが、前記ステータスアウト動作を実行する
請求項１記載の半導体記憶装置。
【請求項９】
データ信号が入出力されるデータ信号パッドと、
第１ステータス信号が出力される第１ステータス信号パッドと、
第２ステータス信号が出力される第２ステータス信号パッドと、
複数のメモリセルトランジスタを含むメモリセルアレイと、
を備えるメモリチップを備え、
前記第１ステータス信号は、前記メモリチップが、レディ状態又はビジー状態のいずれの状態であるかを示す信号であり、
前記第２ステータス信号は、前記メモリチップの内部動作が正常に完了したか否かを示す信号である
半導体記憶装置。
【請求項１０】
前記内部動作は、前記メモリセルトランジスタに対する書込動作及び消去動作である
請求項９記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
第１信号が入力される第１信号パッドと、第２信号が入力される第２信号パッドと、データ信号が入出力されるデータ信号パッドと、複数のメモリセルトランジスタを含むメモリセルアレイと、を備えるメモリチップを備えた、半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－１７６３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
高速に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、第１制御信号が入力される第１制御信号パッドと、第２制御信号が入力される第２制御信号パッドと、データ信号が入出力されるデータ信号パッドと、複数のメモリセルトランジスタを含むメモリセルアレイとを備えるメモリチップを備える。半導体記憶装置は、第１制御信号を第１の状態とし、第２制御信号を第１の状態とすると、データ信号としてユーザデータを入力可能な状態となり、第１制御信号を第２の状態とし、第２制御信号を第１の状態とすると、データ信号としてコマンドデータを入力可能な状態となり、第１制御信号を第１の状態とし、第２制御信号を第２の状態とすると、データ信号としてアドレスデータを入力可能な状態となり、第１制御信号を第２の状態とし、第２制御信号を第２の状態とすると、データ信号としてステータスデータを出力するステータスアウト動作を実行する。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
第１実施形態に係るメモリパッケージＰＫＧの構成例を示す模式的な斜視図である。
第１実施形態に係るコントローラＣＤの構成例を示す模式的なブロック図である。
第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリダイＭＤの一部の構成を示す模式的な斜視図である。
メモリダイＭＤの一部の構成を示す模式的なブロック図である。
メモリダイＭＤの外部制御端子の役割を説明するための真理値表である。
メモリダイＭＤの動作について説明するための模式的な波形図である。
メモリダイＭＤの動作について説明するための模式的な波形図である。
メモリダイＭＤの動作について説明するための模式的な波形図である。
ステータスリードＡについて説明するための模式的な波形図である。
メモリダイＭＤの動作について説明するための模式的な波形図である。
ステータスリードＢについて説明するための模式的な波形図である。
メモリダイＭＤの動作について説明するための模式的な波形図である。
第１実施形態の変形例１について説明するための模式的なブロック図である。
第１実施形態の変形例１について説明するための模式的な斜視図である。
第１実施形態の変形例１について説明するための模式的な波形図である。
第２実施形態について説明するための模式的なブロック図である。
第２実施形態について説明するための模式的なブロック図である。
第２実施形態について説明するための模式的な波形図である。
第２実施形態の変形例１について説明するための模式的な波形図である。
第２実施形態の他の例について説明するための模式的なブロック図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリカード、ＳＳＤ等の、メモリダイ（メモリチップ）、及び、コントローラを含む構成を意味する事がある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事がある。
【００１０】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
（【００１１】以降は省略されています）

関連特許