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公開番号2025024438
公報種別公開特許公報(A)
公開日2025-02-20
出願番号2023128545
出願日2023-08-07
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G06F 12/00 20060101AFI20250213BHJP(計算;計数)
要約【課題】処理能力を向上するメモリシステムを提供する。
【解決手段】メモリシステムは、メモリチップとメモリコントローラとを含む。第1、第2セルユニットCUは第1グループCU_Gr1に分類され、第3セルユニットCUは第2グループCU_Gr2に分類される。メモリコントローラは、第1グループのデータを読み出す際に、読み出し電圧の第1補正量を使用し、第2グループのデータを読み出す際に、読み出し電圧の第2補正量を使用し、第1セルユニットの書き込み動作を実行してから第2セルユニットの書き込み動作を実行するまでの時間差が基準値を超える場合、第1グループと第2グループとの境界位置を、第1セルユニットと第2セルユニットとの間に変更し且つ第2セルユニットを第2グループに分類する。
【選択図】図14
特許請求の範囲【請求項１】
各々が複数のメモリセルを含む複数のセルユニットを含むブロックを含むメモリチップと、
メモリコントローラと
を備え、
前記複数のセルユニットのうちの第１セルユニットと第２セルユニットとは第１グループに分類され、前記複数のセルユニットのうちの第３セルユニットは第２グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第１グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、読み出し電圧の第１補正量を使用し、
前記複数のセルユニットのうち前記第２グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記読み出し電圧の第２補正量を使用し、
前記第１セルユニットの書き込み動作を実行してから前記第２セルユニットの前記書き込み動作を実行するまでの時間差が基準値を超える場合、前記第１グループと前記第２グループとの境界位置を、前記第１セルユニットと前記第２セルユニットとの間に変更し且つ前記第２セルユニットを前記第２グループに分類する
ように構成される、
メモリシステム。
続きを表示（約 2,100 文字）【請求項２】
前記メモリコントローラは、前記ブロックにおいて、前記基準値を超える前記時間差の発生回数が、予め設定された設定値を超えた場合、次の前記書き込み動作において、別のブロックにデータを書き込むように構成される、
請求項１に記載のメモリシステム。
【請求項３】
前記ブロックは、前記第１グループ及び前記第２グループを含む複数のグループに分類され、
前記設定値の最大値は、前記ブロックに含まれる前記複数のグループの総数から１減算した値である、
請求項２に記載のメモリシステム。
【請求項４】
前記メモリコントローラは、前記第１セルユニットの前記書き込み動作を実行した後に、前記第２セルユニットへの前記書き込み動作を実行するように構成される、
請求項１に記載のメモリシステム。
【請求項５】
前記メモリコントローラは、前記複数のセルユニットのうちの前記第１グループに分類される第４セルユニットを前記第１補正量の算出に使用し、前記第３セルユニットを前記第２補正量の算出に使用するように構成される、
請求項１に記載のメモリシステム。
【請求項６】
前記複数のセルユニットのうちの第５セルユニット及び第６セルユニットは前記第２グループに分類され、
前記複数のセルユニットのうちの第７セルユニットは第３グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第３グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記読み出し電圧の第３補正量を使用し、
前記第５セルユニットの前記書き込み動作を実行してから前記第６セルユニットの前記書き込み動作を実行するまでの時間差が前記基準値を超える場合、前記第２グループと前記第３グループとの境界位置を、前記第５セルユニットと前記第６セルユニットとの間に変更し且つ前記第６セルユニットを前記第３グループに分類する
ように構成される、
請求項１に記載のメモリシステム。
【請求項７】
前記複数のセルユニットのうちの第８セルユニット、第９セルユニット、第１０セルユニット、及び第１１セルユニットは第３グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第３グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記第８セルユニットを用いて算出した前記読み出し電圧の第３補正量を使用し、
前記第９セルユニットの前記書き込み動作を実行してから前記第１０セルユニットの前記書き込み動作を実行するまでの時間差が前記基準値を超える場合、前記第２グループと前記第３グループとの境界位置を、前記第９セルユニットと前記第１０セルユニットとの間に変更し且つ前記第８セルユニット及び前記第９セルユニットを前記第２グループに分類し、前記第１１セルユニットを前記第３補正量の算出に使用する
ように構成される、
請求項５に記載のメモリシステム。
【請求項８】
前記複数のセルユニットのうちの第１２セルユニットは前記第１グループに分類され、
前記複数のセルユニットのうちの第１３セルユニットは第３グループに分類され、
前記メモリコントローラは、
前記複数のセルユニットのうち前記第３グループに分類されるセルユニットの前記複数のメモリセルからデータを読み出す際に、前記第１３セルユニットを用いて算出した前記読み出し電圧の第３補正量を使用し、
前記第２セルユニットの前記書き込み動作を実行してから前記第１２セルユニットの前記書き込み動作を実行するまでの時間差が前記基準値を超える場合、前記第２グループと前記第３グループとの境界位置を、前記第２セルユニットと前記第１２セルユニットとの間に変更し且つ前記第１２セルユニットを前記第３グループに分類する
ように構成される、
請求項１に記載のメモリシステム。
【請求項９】
前記メモリコントローラは、前記第１セルユニットを前記第１補正量の算出に使用し、前記第２セルユニットを前記第２補正量の算出に使用し、前記第１２セルユニットを前記第３補正量の算出に使用する、
請求項８に記載のメモリシステム。
【請求項１０】
前記複数のセルユニットのうちの第１４セルユニット及び第１５セルユニットは前記第１グループに分類され、
前記メモリコントローラは、
前記第１４セルユニットを前記第１補正量の算出に使用し、
前記時間差が前記基準値を超える場合、前記第１補正量の算出に使用するセルユニットを前記第１４セルユニットから前記第１５セルユニットに変更する
ように構成される、
請求項１に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリシステムに関する。
続きを表示（約 4,300 文字）【背景技術】
【０００２】
メモリシステムとして、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリデバイスを搭載したＳＳＤ（Solid State Drive）が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許公開公報第２０２１／０３２６２５０号明細書
米国特許第１００４８８６３号明細書
米国特許公開公報第２０２０／０２２５８５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一実施形態では、処理能力を向上できるメモリシステムを提供する。
【課題を解決するための手段】
【０００５】
実施形態に係るメモリシステムは、各々が複数のメモリセルを含む複数のセルユニットを含むブロックを含むメモリチップと、メモリコントローラとを含む。複数のセルユニットのうちの第１セルユニットと第２セルユニットとは第１グループに分類され、複数のセルユニットのうちの第３セルユニットは第２グループに分類される。メモリコントローラは、複数のセルユニットのうち第１グループに分類されるセルユニットの複数のメモリセルからデータを読み出す際に、読み出し電圧の第１補正量を使用し、複数のセルユニットのうち第２グループに分類されるセルユニットの複数のメモリセルからデータを読み出す際に、読み出し電圧の第２補正量を使用し、メモリコントローラは、第１セルユニットの書き込み動作を実行してから第２セルユニットの書き込み動作を実行するまでの時間差が基準値を超える場合、第１グループと第２グループとの境界位置を、第１セルユニットと第２セルユニットとの間に変更し且つ第２セルユニットを第２グループに分類するように構成される。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリシステムを含むデータ処理装置の全体構成の一例を示すブロック図。
第１実施形態に係るメモリシステムに含まれるメモリチップの構成の一例を示すブロック図。
第１実施形態に係るメモリシステムに含まれるバンクのメモリ領域の構成の一例を示す図。
第１実施形態に係るメモリシステムがＺＮＳ対応メモリシステムである場合の不揮発性メモリのメモリ領域の構成の一例を示す図。
第１実施形態に係るメモリシステムに含まれるメモリセルアレイの構成を示す回路図。
第１実施形態に係るメモリシステムに含まれるメモリセルアレイ内のメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
第１実施形態に係るメモリシステムに含まれるブロックの一部領域であるＮＡＮＤストリングの断面図。
図７のＶＩ－ＶＩ線に沿ったメモリピラーの断面図。
第１実施形態に係るメモリシステムに含まれる１つのブロックにおけるセルユニットグループの構成の一例を示す模式図。
第１実施形態に係るメモリシステムにおけるＶｔｈ情報の構成の一例を示すテーブル。
第１実施形態に係るメモリシステムにおけるＣＵ＿Ｇｒ変換情報の一例を示すテーブル。
第１実施形態に係るメモリシステムにおける書き込み動作の流れの一例を示すフローチャート。
第１実施形態に係るメモリシステムにおけるＣＵ＿Ｇｒ変換情報の登録の流れの一例を示すフローチャート。
第１実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線移動の第１の具体例を示す模式図。
第１実施形態に係るメモリシステムにおける境界線移動の第１の具体例において、ＣＵ＿Ｇｒ変換情報の一例を示すテーブル。
第１実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線移動の第２の具体例を示す模式図。
第１実施形態に係るメモリシステムにおける境界線移動の第２の具体例において、ＣＵ＿Ｇｒ変換情報の一例を示すテーブル。
第１実施形態の第１変形例に係るメモリシステムに含まれる１つのブロックにおけるセルユニットグループの構成の一例を示す模式図。
第１実施形態の第１変形例に係るメモリシステムに含まれる１つのブロックにおける境界線移動の第１の具体例を示す模式図。
第１実施形態の第１変形例に係るメモリシステムに含まれる１つのブロックにおける境界線移動の第２の具体例を示す模式図。
第２実施形態に係るメモリシステムにおけるＣＵ＿Ｇｒ変換情報及びアンカー変換情報の一例を示すテーブル。
第２実施形態に係るメモリシステムにおけるＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例を示すフローチャート。
第２実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線及びアンカー移動の第１の具体例を示す模式図。
第２実施形態に係るメモリシステムにおける境界線及びアンカー移動の第１の具体例において、ＣＵ＿Ｇｒ変換情報及びアンカー変換情報の一例を示すテーブル。
第２実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線及びアンカー移動の第２の具体例を示す模式図。
第２実施形態に係るメモリシステムにおける境界線及びアンカー移動の第２の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
第２実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線及びアンカー移動の第３の具体例を示す模式図。
第２実施形態に係るメモリシステムにおける境界線及びアンカー移動の第３の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
第２実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線及びアンカー移動の第４の具体例を示す模式図。
第２実施形態に係るメモリシステムにおける境界線及びアンカー移動の第４の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
第２実施形態の変形例に係るメモリシステムにおけるアンカー変換情報の登録の流れを示すフローチャート。
第３実施形態に係るメモリシステムにおけるＣＵ＿Ｇｒ変換情報及びアンカー変換情報の登録の流れの一例を示すフローチャート。
第３実施形態に係るメモリシステムに含まれる１つのブロックにおける境界線及びアンカー移動の具体例を示す模式図。
第３実施形態に係るメモリシステムにおける境界線及びアンカー移動の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
第３実施形態の変形例に係るメモリシステムにおけるアンカー変換情報の登録の流れを示すフローチャート。
第４実施形態に係るメモリシステムにおけるセルユニットグループ及びアンカー追加の流れの一例を示すフローチャート。
第４実施形態に係るメモリシステムに含まれる１つのブロックにおいてセルユニットグループ及びアンカーを追加する具体例を示す模式図。
第４実施形態に係るメモリシステムにおけるセルユニットグループ及びアンカー追加の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
第４実施形態の変形例に係るメモリシステムにおけるセルユニットグループ追加の流れを示すフローチャート。
第４実施形態の変形例に係るメモリシステムに含まれる１つのブロックにおいてセルユニットグループを追加する具体例を示す模式図。
第４実施形態の変形例に係るメモリシステムにおけるセルユニットグループ追加の具体例において、Ｖｔｈ情報、ＣＵ＿Ｇｒ変換情報、及びアンカー変換情報の一例を示すテーブル。
第５実施形態に係るメモリシステムにおけるパディングデータの挿入処理の流れの一例を示すフローチャート。
第５実施形態に係るメモリシステムに含まれる１つのブロックにおいてパディングデータを挿入する具体例を示す模式図。
第５実施形態の変形例に係るメモリシステムに含まれる１つのブロックにおいてパディングデータを挿入する具体例を示す模式図。
第６実施形態に係るメモリシステムにおけるパディングデータの挿入処理及びアンカー変換情報の登録の流れの一例を示すフローチャート。
第６実施形態に係るメモリシステムに含まれる１つのブロックにおいてパディングデータを挿入し且つアンカーを移動する具体例を示す模式図。
第６実施形態に係るメモリシステムにおけるパディングデータ挿入及びアンカー移動の具体例において、Ｖｔｈ情報及びアンカー変換情報の一例を示すテーブル。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために用いられている。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素は同じ文字のみを含んだ参照符号により参照される。
【０００８】
以下に、実施形態に係るメモリシステムについて説明する。
【０００９】
１構成
１．１情報処理装置の構成
１．１．１データ処理装置の構成
まず、図１を参照して、メモリシステムを含むデータ処理装置１の構成の一例について説明する。図１は、データ処理装置１の全体構成の一例を示すブロック図である。
【００１０】
図１に示すように、データ処理装置１は、ホストデバイス２及びメモリシステム３を含む。データ処理装置１は、複数のホストデバイス２または複数のメモリシステム３を含み得る。データ処理装置１が複数のホストデバイス２及び複数のメモリシステム３を含む場合、１つのホストデバイス２に、複数のメモリシステム３が接続されていてもよい。また、１つのメモリシステム３に、複数のホストデバイス２が接続されていてもよい。
（【００１１】以降は省略されています）

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