特許ウォッチ

公開番号2024128544
公報種別公開特許公報(A)
公開日2024-09-24
出願番号2023037553
出願日2023-03-10
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人高橋・林アンドパートナーズ
主分類G11C 11/56 20060101AFI20240913BHJP(情報記憶)
要約【課題】センスアンプユニット内のラッチ回路を低減可能な半導体記憶装置を提供すること。
【解決手段】半導体記憶装置は、i本のビット線と、i本のビット線のそれぞれに接続され、各々が2ⁿ通り以上の閾値電圧に設定可能なi個のメモリセルと、i本のビット線にそれぞれに接続され、m個のラッチ回路を含み、各々がi本のビット線のうち対応する1つにラッチ回路に格納されたデータに基づいて2^m通り以上のレベルを管理可能なセンスアンプ部と、m個のラッチ回路にデータを入力するとともに、i個のメモリセルのそれぞれへの書き込み動作を実行可能に制御するロジック制御回路と、を含み、ロジック制御回路は、i個のメモリセルに、m個のラッチ回路に第1のmビットのデータを入力して実行する第1の書き込み動作と、m個のラッチ回路に第2のmビットのデータを入力して実行する第2の書き込み動作とを含む複数回の書き込み動作を実行する。
【選択図】図20
特許請求の範囲【請求項１】
ｉ本のビット線と、
前記ｉ本のビット線とそれぞれ電気的に接続され、各々が２
ｎ
通り（ｎは２以上の整数）以上の閾値電圧に設定可能なｉ個のメモリセルと、
前記ｉ個のメモリセルのゲートに共通に接続されたワード線と、
前記ｉ本のビット線にそれぞれ電気的に接続され、ｍ個（ｍはｎ＋１より小さい自然数）のラッチ回路を含み、各々が前記ｉ本のビット線のうち対応する１つに前記ラッチ回路に格納されたデータに基づいて前記２
ｍ
通り以上のレベルを管理可能なセンスアンプ部と、
前記ｍ個のラッチ回路にデータを入力するとともに、前記ｉ個のメモリセルのそれぞれへのプログラム動作とベリファイ動作とを含む書き込み動作を実行可能に制御するロジック制御回路と、
を含み、
前記ロジック制御回路は、
前記ｉ個のメモリセルに、書き込み動作をｘ（ｘは２以上の整数）回実行し、
前記ｘ回の書き込み動作は、
前記ｍ個のラッチ回路に第１のｍビットのデータを入力して実行する第１の書き込み動作と、
前記第１の書き込み動作のあとに実行され、前記ｍ個のラッチ回路に、前記第１のｍビットのデータとは異なる第２のｍビットのデータを入力して実行する第２の書き込み動作とを含む、
半導体記憶装置。
続きを表示（約 1,500 文字）【請求項２】
前記ロジック制御回路は、
前記第１の書き込み動作と前記第２の書き込み動作のそれぞれにおいて、Ｌ回以下の前記プログラム動作が実行され、
前記第１の書き込み動作において前記第１のｍビットのデータに対応する2
m
個のベリファイレベルの上位ｋレベル（ｋは2
m
より小さい正の整数）のベリファイ動作を実行するとき、ｋ個の電圧をベリファイ動作の対象となるｋ個のメモリセルに供給し、
前記第２の書き込み動作において前記第２のｍビットのデータに対応する2
m
個のベリファイレベルの下位ｋレベル（ｋは2
m
より小さい正の整数）のベリファイ動作を実行するとき、前記ｋ個の電圧を前記ｋ個のメモリセルに供給する、
請求項1に記載の半導体記憶装置。
【請求項３】
前記ロジック制御回路は、
前記第１の書き込み動作におけるベリファイ動作のときに、前記ｉ個のメモリセルのうち少なくとも１つのメモリセルに、第１の電圧を供給し、
前記第２の書き込み動作におけるベリファイ動作のときに、前記ｉ個のメモリセルのうち少なくとも１つのメモリセルに、第２の電圧を供給し、
前記第１の電圧と前記第２の電圧とは同一である、
請求項1に記載の半導体記憶装置。
【請求項４】
前記ロジック制御回路は、前記第１の書き込み動作を実行可能な第１のコマンドを含む、
請求項1に記載の半導体記憶装置。
【請求項５】
前記ロジック制御回路は、
前記第１のｍビットのデータを含むページを指定可能な第２のコマンドを含み、
前記第１のコマンドと前記第２のコマンドとを、同一の動作期間で、実行可能に制御する、
請求項４に記載の半導体記憶装置。
【請求項６】
前記第１の書き込み動作と前記第２の書き込み動作のそれぞれにおいて、Ｌ回以下の前記プログラム動作が実行され、
前記ロジック制御回路は、前記第１の書き込み動作のうち、
Ｌ－１回目の前記プログラム動作において、第１のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給し、
Ｌ回目の前記プログラム動作において、前記第１のプログラム電圧より大きな第２のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給する、
請求項1に記載の半導体記憶装置。
【請求項７】
前記第１の書き込み動作と前記第２の書き込み動作のそれぞれにおいて、Ｌ回以下の前記プログラム動作が実行され、
前記ロジック制御回路は、前記第１の書き込み動作のうち、
１回目の前記プログラム動作において、第１のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給し、
前記ロジック制御回路は、前記第２の書き込み動作のうち、
１回目の前記プログラム動作において、前記第１のプログラム電圧より大きな第２のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給する、
請求項1に記載の半導体記憶装置。
【請求項８】
前記ロジック制御回路は、
読み出し動作を実行可能に制御し、
前記第１の書き込み動作及び第２の書き込み動作が終了した後に、前記読み出し動作を実行し、前記２
ｍ
通り以上のレベルに対応するデータを読み出す、
請求項1に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は半導体記憶装置に関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－０５００７１号公報
特開２０１８－０４１５２３号公報
特開２０２０‐０４７３２９号公報
特開２０２２－１４４３０９号公報
特開２０２２－０４５７８９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
センスアンプユニット内のラッチ回路の必要個数を低減可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態に係る半導体記憶装置は、ｉ本のビット線と、前記ｉ本のビット線とそれぞれ電気的に接続され、各々が２
ｎ
通り（ｎは２以上の整数）以上の閾値電圧に設定可能なｉ個のメモリセルと、前記ｉ個のメモリセルのゲートに共通に接続されたワード線と、前記ｉ本のビット線にそれぞれ電気的に接続され、ｍ個（ｍはｎ＋１より小さい自然数）のラッチ回路を含み、各々が前記ｉ本のビット線のうち対応する１つに前記ラッチ回路に格納されたデータに基づいて前記２
ｍ
通り以上のレベルを管理可能なセンスアンプ部と、前記ｍ個のラッチ回路にデータを入力するとともに、前記ｉ個のメモリセルのそれぞれへのプログラム動作とベリファイ動作とを含む書き込み動作を実行可能に制御するロジック制御回路と、を含み、前記ロジック制御回路は、前記ｉ個のメモリセルに、書き込み動作をｘ回実行し、前記ｘ回の書き込み動作は、前記ｍ個のラッチ回路に第１のｍビットのデータを入力して実行する第１の書き込み動作と、前記第１の書き込み動作のあとに実行され、前記ｍ個のラッチ回路に、前記第１のｍビットのデータとは異なる第２のｍビットのデータを入力して実行する第２の書き込み動作とを含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置を含むメモリシステム及びホストの構成を示すブロック図である。
第１実施形態に係るサブコードジェネレータの構成を示すブロック図である。
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
第１実施形態に係るメモリセルの構成を示す回路図である。
第１実施形態に係るメモリセルトランジスタの閾値分布の一例を示す模式図である。
第１実施形態に係るメモリセルトランジスタのデータの割り付けの一例を示す図である。
第１実施形態に係るメモリセルの断面を示す断面図である。
第１実施形態に係るメモリシステムの書き込み動作時における各配線の電位変化を示すタイミングチャートである。
第１実施形態に係るメモリシステムのプログラム動作時におけるＮＡＮＤストリングの様子を示す回路図である。
第１実施形態に係るメモリシステムのベリファイ動作時における各配線の電位変化を示すタイミングチャートである。
第１実施形態に係るメモリシステムの書き込み動作における、プログラムループ回数とプログラム動作及びベリファイ動作との関係を示す図である。
第１実施形態に係るメモリシステムのサブプログラムシーケンスにおけるプログラム動作及びベリファイ動作のタイミングを示す図である。
第１実施形態に係るセンスアンプユニットの回路構成の一例を示す回路図である。
第１実施形態に係るセンスアンプユニットの動作の一例を示す図である。
第１実施形態に係るセンスアンプユニットの動作の一例を示す図である。
第１実施形態に係るセンスアンプユニットの動作の一例を示す図である。
比較例に係るセンスアンプユニットの回路構成の一例を示す回路図である。
比較例に係るメモリセルトランジスタの閾値分布とデータラッチ（ページ）の関係を示す模式図である。
第１実施形態に係るメモリセルトランジスタの閾値分布とデータラッチ（ページ）の関係を示す模式図である。
第１実施形態に係るセンスアンプユニットのレイアウト示す模式図である。
第１実施形態に係るサブプログラムシーケンスのタイミングチャートを示す図である。
第１実施形態に係るサブプログラム動作のタイミングチャートを示す図である。
第１実施形態に係るサブプログラムシーケンスのタイミングチャートを示す図である。
第１実施形態に係るサブプログラム動作のタイミングチャートを示す図である。
第１実施形態に係るメモリシステムのサブプログラムシーケンスにおけるプログラム動作及びベリファイ動作のタイミングを示す図である。
第１実施形態に係るメモリシステムのサブプログラムシーケンスの一例を示す図である。
比較例に係るメモリシステムのプログラムシーケンスの一例を示す図である。
第１実施形態に係るメモリシステムのエンコードデータテーブルの一例を示す図である。
第１実施形態に係るメモリシステムのサブプログラムシーケンスの一例を示す図である。
第２実施形態に係るメモリシステムのエンコードデータの一例を示す図である。
第３実施形態に係るメモリシステムのサブプログラムシーケンスの一例を示す図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、又は類似する機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（、例えば、アルファベットの大文字、アルファベットの大文字、数字、ハイフンとアルファベットの大文字と数字など）を付して区別する。
【０００８】
以下の説明では、信号Ｘ＜ｐ：０＞（ｐは自然数）とは、（ｐ＋１）ビットの信号であり、各々が１ビットの信号である信号Ｘ＜０＞、Ｘ＜１＞、・・・、及びＸ＜ｐ＞の集合を意味する。構成要素Ｙ＜ｐ：０＞とは、信号Ｘ＜ｐ：０＞の入力又は出力に１対１に対応する構成要素Ｙ＜０＞、Ｙ＜１＞、・・・、及びＹ＜ｐ＞の集合を意味する。
【０００９】
＜第１実施形態＞
以下に、第１実施形態に係るメモリシステム３を説明する。
【００１０】
＜１－１．構成例＞
＜１－１―１．メモリシステム３及びホスト４＞
図１を用いて、メモリシステム３及びホスト４の概要を説明する。図１は、メモリシステム３及びホスト４の構成例を示すブロック図である。メモリシステム３は、メモリコントローラ１及び半導体記憶装置２を含む。メモリシステム３は、ホスト４と接続可能である。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄｓｔａｔｅｄｒｉｖｅ）、ＳＤ
ＴＭ
カードのようなメモリカード等である。ホスト４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。メモリシステム３は、ホスト４を含んでもよい。
（【００１１】以降は省略されています）

関連特許