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公開番号
2024128544
公報種別
公開特許公報(A)
公開日
2024-09-24
出願番号
2023037553
出願日
2023-03-10
発明の名称
半導体記憶装置
出願人
キオクシア株式会社
代理人
弁理士法人高橋・林アンドパートナーズ
主分類
G11C
11/56 20060101AFI20240913BHJP(情報記憶)
要約
【課題】センスアンプユニット内のラッチ回路を低減可能な半導体記憶装置を提供すること。
【解決手段】半導体記憶装置は、i本のビット線と、i本のビット線のそれぞれに接続され、各々が2
n
通り以上の閾値電圧に設定可能なi個のメモリセルと、i本のビット線にそれぞれに接続され、m個のラッチ回路を含み、各々がi本のビット線のうち対応する1つにラッチ回路に格納されたデータに基づいて2
m
通り以上のレベルを管理可能なセンスアンプ部と、m個のラッチ回路にデータを入力するとともに、i個のメモリセルのそれぞれへの書き込み動作を実行可能に制御するロジック制御回路と、を含み、ロジック制御回路は、i個のメモリセルに、m個のラッチ回路に第1のmビットのデータを入力して実行する第1の書き込み動作と、m個のラッチ回路に第2のmビットのデータを入力して実行する第2の書き込み動作とを含む複数回の書き込み動作を実行する。
【選択図】図20
特許請求の範囲
【請求項1】
i本のビット線と、
前記i本のビット線とそれぞれ電気的に接続され、各々が2
n
通り(nは2以上の整数)以上の閾値電圧に設定可能なi個のメモリセルと、
前記i個のメモリセルのゲートに共通に接続されたワード線と、
前記i本のビット線にそれぞれ電気的に接続され、m個(mはn+1より小さい自然数)のラッチ回路を含み、各々が前記i本のビット線のうち対応する1つに前記ラッチ回路に格納されたデータに基づいて前記2
m
通り以上のレベルを管理可能なセンスアンプ部と、
前記m個のラッチ回路にデータを入力するとともに、前記i個のメモリセルのそれぞれへのプログラム動作とベリファイ動作とを含む書き込み動作を実行可能に制御するロジック制御回路と、
を含み、
前記ロジック制御回路は、
前記i個のメモリセルに、書き込み動作をx(xは2以上の整数)回実行し、
前記x回の書き込み動作は、
前記m個のラッチ回路に第1のmビットのデータを入力して実行する第1の書き込み動作と、
前記第1の書き込み動作のあとに実行され、前記m個のラッチ回路に、前記第1のmビットのデータとは異なる第2のmビットのデータを入力して実行する第2の書き込み動作とを含む、
半導体記憶装置。
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【請求項2】
前記ロジック制御回路は、
前記第1の書き込み動作と前記第2の書き込み動作のそれぞれにおいて、L回以下の前記プログラム動作が実行され、
前記第1の書き込み動作において前記第1のmビットのデータに対応する2
m
個のベリファイレベルの上位kレベル(kは2
m
より小さい正の整数)のベリファイ動作を実行するとき、k個の電圧をベリファイ動作の対象となるk個のメモリセルに供給し、
前記第2の書き込み動作において前記第2のmビットのデータに対応する2
m
個のベリファイレベルの下位kレベル(kは2
m
より小さい正の整数)のベリファイ動作を実行するとき、前記k個の電圧を前記k個のメモリセルに供給する、
請求項1に記載の半導体記憶装置。
【請求項3】
前記ロジック制御回路は、
前記第1の書き込み動作におけるベリファイ動作のときに、前記i個のメモリセルのうち少なくとも1つのメモリセルに、第1の電圧を供給し、
前記第2の書き込み動作におけるベリファイ動作のときに、前記i個のメモリセルのうち少なくとも1つのメモリセルに、第2の電圧を供給し、
前記第1の電圧と前記第2の電圧とは同一である、
請求項1に記載の半導体記憶装置。
【請求項4】
前記ロジック制御回路は、前記第1の書き込み動作を実行可能な第1のコマンドを含む、
請求項1に記載の半導体記憶装置。
【請求項5】
前記ロジック制御回路は、
前記第1のmビットのデータを含むページを指定可能な第2のコマンドを含み、
前記第1のコマンドと前記第2のコマンドとを、同一の動作期間で、実行可能に制御する、
請求項4に記載の半導体記憶装置。
【請求項6】
前記第1の書き込み動作と前記第2の書き込み動作のそれぞれにおいて、L回以下の前記プログラム動作が実行され、
前記ロジック制御回路は、前記第1の書き込み動作のうち、
L-1回目の前記プログラム動作において、第1のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給し、
L回目の前記プログラム動作において、前記第1のプログラム電圧より大きな第2のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給する、
請求項1に記載の半導体記憶装置。
【請求項7】
前記第1の書き込み動作と前記第2の書き込み動作のそれぞれにおいて、L回以下の前記プログラム動作が実行され、
前記ロジック制御回路は、前記第1の書き込み動作のうち、
1回目の前記プログラム動作において、第1のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給し、
前記ロジック制御回路は、前記第2の書き込み動作のうち、
1回目の前記プログラム動作において、前記第1のプログラム電圧より大きな第2のプログラム電圧を、前記プログラム動作の対象となるメモリセルに供給する、
請求項1に記載の半導体記憶装置。
【請求項8】
前記ロジック制御回路は、
読み出し動作を実行可能に制御し、
前記第1の書き込み動作及び第2の書き込み動作が終了した後に、前記読み出し動作を実行し、前記2
m
通り以上のレベルに対応するデータを読み出す、
請求項1に記載の半導体記憶装置。
発明の詳細な説明
【技術分野】
【0001】
本開示の実施形態は半導体記憶装置に関する。
続きを表示(約 3,000 文字)
【背景技術】
【0002】
不揮発性半導体記憶装置としてNAND型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
特開2019-050071号公報
特開2018-041523号公報
特開2020‐047329号公報
特開2022-144309号公報
特開2022-045789号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
センスアンプユニット内のラッチ回路の必要個数を低減可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一実施形態に係る半導体記憶装置は、i本のビット線と、前記i本のビット線とそれぞれ電気的に接続され、各々が2
n
通り(nは2以上の整数)以上の閾値電圧に設定可能なi個のメモリセルと、前記i個のメモリセルのゲートに共通に接続されたワード線と、前記i本のビット線にそれぞれ電気的に接続され、m個(mはn+1より小さい自然数)のラッチ回路を含み、各々が前記i本のビット線のうち対応する1つに前記ラッチ回路に格納されたデータに基づいて前記2
m
通り以上のレベルを管理可能なセンスアンプ部と、前記m個のラッチ回路にデータを入力するとともに、前記i個のメモリセルのそれぞれへのプログラム動作とベリファイ動作とを含む書き込み動作を実行可能に制御するロジック制御回路と、を含み、前記ロジック制御回路は、前記i個のメモリセルに、書き込み動作をx回実行し、前記x回の書き込み動作は、前記m個のラッチ回路に第1のmビットのデータを入力して実行する第1の書き込み動作と、前記第1の書き込み動作のあとに実行され、前記m個のラッチ回路に、前記第1のmビットのデータとは異なる第2のmビットのデータを入力して実行する第2の書き込み動作とを含む。
【図面の簡単な説明】
【0006】
第1実施形態に係る半導体記憶装置を含むメモリシステム及びホストの構成を示すブロック図である。
第1実施形態に係るサブコードジェネレータの構成を示すブロック図である。
第1実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
第1実施形態に係るメモリセルの構成を示す回路図である。
第1実施形態に係るメモリセルトランジスタの閾値分布の一例を示す模式図である。
第1実施形態に係るメモリセルトランジスタのデータの割り付けの一例を示す図である。
第1実施形態に係るメモリセルの断面を示す断面図である。
第1実施形態に係るメモリシステムの書き込み動作時における各配線の電位変化を示すタイミングチャートである。
第1実施形態に係るメモリシステムのプログラム動作時におけるNANDストリングの様子を示す回路図である。
第1実施形態に係るメモリシステムのベリファイ動作時における各配線の電位変化を示すタイミングチャートである。
第1実施形態に係るメモリシステムの書き込み動作における、プログラムループ回数とプログラム動作及びベリファイ動作との関係を示す図である。
第1実施形態に係るメモリシステムのサブプログラムシーケンスにおけるプログラム動作及びベリファイ動作のタイミングを示す図である。
第1実施形態に係るセンスアンプユニットの回路構成の一例を示す回路図である。
第1実施形態に係るセンスアンプユニットの動作の一例を示す図である。
第1実施形態に係るセンスアンプユニットの動作の一例を示す図である。
第1実施形態に係るセンスアンプユニットの動作の一例を示す図である。
比較例に係るセンスアンプユニットの回路構成の一例を示す回路図である。
比較例に係るメモリセルトランジスタの閾値分布とデータラッチ(ページ)の関係を示す模式図である。
第1実施形態に係るメモリセルトランジスタの閾値分布とデータラッチ(ページ)の関係を示す模式図である。
第1実施形態に係るセンスアンプユニットのレイアウト示す模式図である。
第1実施形態に係るサブプログラムシーケンスのタイミングチャートを示す図である。
第1実施形態に係るサブプログラム動作のタイミングチャートを示す図である。
第1実施形態に係るサブプログラムシーケンスのタイミングチャートを示す図である。
第1実施形態に係るサブプログラム動作のタイミングチャートを示す図である。
第1実施形態に係るメモリシステムのサブプログラムシーケンスにおけるプログラム動作及びベリファイ動作のタイミングを示す図である。
第1実施形態に係るメモリシステムのサブプログラムシーケンスの一例を示す図である。
比較例に係るメモリシステムのプログラムシーケンスの一例を示す図である。
第1実施形態に係るメモリシステムのエンコードデータテーブルの一例を示す図である。
第1実施形態に係るメモリシステムのサブプログラムシーケンスの一例を示す図である。
第2実施形態に係るメモリシステムのエンコードデータの一例を示す図である。
第3実施形態に係るメモリシステムのサブプログラムシーケンスの一例を示す図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、又は類似する機能及び構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字(、例えば、アルファベットの大文字、アルファベットの大文字、数字、ハイフンとアルファベットの大文字と数字など)を付して区別する。
【0008】
以下の説明では、信号X<p:0>(pは自然数)とは、(p+1)ビットの信号であり、各々が1ビットの信号である信号X<0>、X<1>、・・・、及びX<p>の集合を意味する。構成要素Y<p:0>とは、信号X<p:0>の入力又は出力に1対1に対応する構成要素Y<0>、Y<1>、・・・、及びY<p>の集合を意味する。
【0009】
<第1実施形態>
以下に、第1実施形態に係るメモリシステム3を説明する。
【0010】
<1-1.構成例>
<1-1―1.メモリシステム3及びホスト4>
図1を用いて、メモリシステム3及びホスト4の概要を説明する。図1は、メモリシステム3及びホスト4の構成例を示すブロック図である。メモリシステム3は、メモリコントローラ1及び半導体記憶装置2を含む。メモリシステム3は、ホスト4と接続可能である。メモリシステム3は、例えば、SSD(solid state drive)、SD
TM
カードのようなメモリカード等である。ホスト4は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。メモリシステム3は、ホスト4を含んでもよい。
(【0011】以降は省略されています)
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