特許ウォッチ

公開番号2024129177
公報種別公開特許公報(A)
公開日2024-09-27
出願番号2023038202
出願日2023-03-13
発明の名称半導体装置
出願人キオクシア株式会社
代理人弁理士法人サクラ国際特許事務所
主分類H10B 12/00 20230101AFI20240919BHJP()
要約【課題】半導体装置の信頼性の低下を抑制する。
【解決手段】半導体装置は、第1方向に延在する第1の酸化物半導体層と、第1方向と交差する第2方向に延在し、第1の酸化物半導体層を囲む第1の配線と、第1の配線と第1の酸化物半導体層との間に設けられた第1の絶縁膜と、第1の酸化物半導体層の上に設けられた第1の導電体と、第1の導電体の上に設けられ、第1方向および第2方向のそれぞれと交差する第3方向に延在する第2の配線と、第2の配線の側面に接する第1の絶縁層と、第1の絶縁層の上に設けられ、第1の絶縁層よりも酸素の透過性が低い第2の絶縁層と、を具備する。
【選択図】図3
特許請求の範囲【請求項１】
第１方向に延在する第１の酸化物半導体層と、
前記第１方向と交差する第２方向に延在し、前記第１の酸化物半導体層を囲む第１の配線と、
前記第１の配線と前記第１の酸化物半導体層との間に設けられた第１の絶縁膜と、
前記第１の酸化物半導体層の上に設けられた第１の導電体と、
前記第１の導電体の上に設けられ、前記第１方向および前記第２方向のそれぞれと交差する第３方向に延在する第２の配線と、
前記第２の配線の側面に接する第１の絶縁層と、
前記第１の絶縁層の上に設けられ、前記第１の絶縁層よりも酸素の透過性が低い第２の絶縁層と、
を具備する、半導体装置。
続きを表示（約 740 文字）【請求項２】
前記第１方向に延在する第２の酸化物半導体層と、
前記第２方向に延在し、前記第２の酸化物半導体層を囲む第３の配線と、
前記第３の配線と前記第２の酸化物半導体層との間に設けられた第２の絶縁膜と、
前記第２の酸化物半導体層の上に設けられた第２の導電体と、
前記第２の導電体の上に設けられ、前記第３方向に延在する第４の配線と、
をさらに具備し、
前記第２方向および前記第３方向を含む平面において、前記第１の導電体および前記第２の導電体のそれぞれは、前記第２方向および前記第３方向のそれぞれと交差する第４方向に延在し、
前記第２の導電体の前記第４方向の長さは、前記第１の導電体の前記第４方向の長さよりも長い、請求項１に記載の半導体装置。
【請求項３】
前記第１方向に延在する第１の層と、
前記第２方向に延在し、前記第１の層を囲む第５の配線と、
前記第１の層の上に設けられた第２の層と、
前記第２の層の上に設けられ、前記第２の配線の下に設けられた第３の層と、
をさらに具備し、
前記第１の層、前記第２の層、および前記第３の層からなる群により選ばれる少なくとも一つは、絶縁層である、請求項１に記載の半導体装置。
【請求項４】
前記第２の絶縁層の上に設けられ、前記第２の絶縁層よりも水素の透過性が低いバリア膜をさらに具備する、請求項１ないし請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の酸化物半導体層の下方に設けられたキャパシタをさらに具備する、請求項１ないし請求項３のいずれか一項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
続きを表示（約 4,000 文字）【背景技術】
【０００２】
ビット線、ワード線、およびこれらに接続されるメモリセル（トランジスタおよびキャパシタ）を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－１６９４９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実施形態の発明が解決しようとする課題は、半導体装置の信頼性の低下を抑制することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体装置は、第１方向に延在する第１の酸化物半導体層と、第１方向と交差する第２方向に延在し、第１の酸化物半導体層を囲む第１の配線と、第１の配線と第１の酸化物半導体層との間に設けられた第１の絶縁膜と、第１の酸化物半導体層の上に設けられた第１の導電体と、第１の導電体の上に設けられ、第１方向および第２方向のそれぞれと交差する第３方向に延在する第２の配線と、第２の配線の側面に接する第１の絶縁層と、第１の絶縁層の上に設けられ、第１の絶縁層よりも酸素の透過性が低い第２の絶縁層と、を具備する。
【図面の簡単な説明】
【０００６】
メモリセルアレイの回路構成例を説明するための回路図である。
メモリセルアレイの第１の構造例を説明するための平面模式図である。
メモリセルアレイの第１の構造例を説明するための断面模式図である。
メモリセルアレイの第１の構造例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の製造方法例を説明するための断面模式図である。
第１の構造例の第１の変形例を説明するための断面模式図である。
第１の構造例の第２の変形例を説明するための断面模式図である。
第１の構造例の第３の変形例を説明するための断面模式図である。
第１の構造例の第４の変形例を説明するための断面模式図である。
第１の構造例の第５の変形例を説明するための断面模式図である。
第１の構造例の第６の変形例を説明するための断面模式図である。
第１の構造例の第７の変形例を説明するための断面模式図である。
第１の構造例の第８の変形例を説明するための断面模式図である。
第１の構造例の第９の変形例を説明するための断面模式図である。
メモリセルアレイの第２の構造例の製造方法例を説明するための平面模式図である。
メモリセルアレイの第２の構造例の製造方法例を説明するための平面模式図である。
メモリセルアレイの第２の構造例の製造方法例を説明するための平面模式図である。
メモリセルアレイの第２の構造例の製造方法例を説明するための平面模式図である。
メモリセルアレイの第２の構造例の製造方法例を説明するための平面模式図式である。
第２の構造例の変形例を説明するための断面模式図である。
メモリセルアレイの第３の構造例を説明するための平面模式図である。
メモリセルアレイの第３の構造例を説明するための断面模式図である。
第３の構造例の製造方法例を説明するための断面模式図式である。
第３の構造例の製造方法例を説明するための断面模式図式である。
第３の構造例の製造方法例を説明するための断面模式図である。
第３の構造例の製造方法例を説明するための断面模式図である。
第３の構造例の第１の変形例を説明するための断面模式図である。
第３の構造例の第１の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第１の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第２の変形例を説明するための断面模式図式である。
第３の構造例の第２の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第２の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第２の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第２の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第２の変形例の製造方法例を説明するための断面模式図式である。
第３の構造例の第２の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第３の変形例を説明するための断面模式図である。
第３の構造例の第３の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第３の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第３の変形例の製造方法例を説明するための断面模式図式である。
第３の構造例の第３の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第３の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第３の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第４の変形例を説明するための断面模式図である。
第３の構造例の第５の変形例を説明するための断面模式図である。
第３の構造例の第６の変形例を説明するための断面模式図である。
第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第６の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第７の変形例を説明するための断面模式図である。
第３の構造例の第７の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第７の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第７の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第８の変形例を説明するための断面模式図である。
第３の構造例の第９の変形例を説明するための断面模式図である。
第３の構造例の第９の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第９の変形例の製造方法例を説明するための断面模式図式である。
第３の構造例の第９の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第９の変形例の製造方法例を説明するための断面模式図である。
第３の構造例の第１０の変形例を説明するための断面模式図である。
第３の構造例の第１１の変形例を説明するための断面模式図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
【０００８】
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。
【０００９】
実施形態の半導体装置は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、メモリセルアレイを有する。
【００１０】
図１は、メモリセルアレイの回路構成例を説明するための回路図である。図１は、複数のメモリセルＭＣと、複数のワード線ＷＬ（ワード線ＷＬ
ｎ
、ワード線ＷＬ
ｎ＋１
、ワード線ＷＬ
ｎ＋２
、ｎは整数）と、複数のビット線ＢＬ（ビット線ＢＬ
ｍ
、ビット線ＢＬ
ｍ＋１
、ビット線ＢＬ
ｍ＋２
、ｍは整数）と、電源線ＶＰＬと、を図示する。
（【００１１】以降は省略されています）

関連特許