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公開番号2024126146
公報種別公開特許公報(A)
公開日2024-09-20
出願番号2023034347
出願日2023-03-07
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人高橋・林アンドパートナーズ
主分類G11C 15/04 20060101AFI20240912BHJP(情報記憶)
要約【課題】メモリシステムの新規な検索動作及びセンス動作を実現すること。
【解決手段】メモリシステムは、ビット線と、ソース線と、前記ビット線と前記ソース線との間で、複数の第1メモリセルが直列に接続された第1ストリングと、制御回路と、を有する。前記制御回路は、前記第1ストリングに対する検索動作において、検索データに基づき、前記複数の第1メモリセルにそれぞれ対応する複数のワード線に電圧を供給し、前記第1ストリングに対するセンス動作において、前記第1ストリングを介して前記ビット線と前記ソース線との間に流れる電流による前記ビット線の電圧の変化に基づいて、前記検索データと前記複数の第1メモリセルに格納されたデータとの類似度を判断する。
【選択図】図12
特許請求の範囲【請求項１】
ビット線と、
ソース線と、
前記ビット線と前記ソース線との間で、複数の第１メモリセルが直列に接続された第１ストリングと、
制御回路と、を有し、
前記制御回路は、
前記第１ストリングに対する検索動作において、検索データに基づき、前記複数の第１メモリセルにそれぞれ対応する複数のワード線に電圧を供給し、
前記第１ストリングに対するセンス動作において、前記第１ストリングを介して前記ビット線と前記ソース線との間に流れる電流による前記ビット線の電圧の変化に基づいて、前記検索データと前記複数の第１メモリセルに格納されたデータとの類似度を判断し、
前記制御回路は、前記第１ストリングに対する読み出し動作において、
前記ソース線にソース電圧を供給し、
前記複数の第１メモリセルのうち選択された前記第１メモリセルに対応するワード線に第１読み出し電圧を供給し、
前記複数の第１メモリセルのうち非選択の前記第１メモリセルに対応するワード線に第２読み出し電圧を供給し、
前記第２読み出し電圧と前記ソース電圧との差は、前記第１読み出し電圧と前記ソース電圧との差より小さいメモリシステム。
続きを表示（約 2,000 文字）【請求項２】
前記制御回路は、前記検索動作において、前記検索データに基づいて、前記複数の第１メモリセルのうち隣接する２以上の前記第１メモリセルに格納されたデータの類比を判断するため、隣接する２以上の前記第１メモリセルに対応する２以上のワード線に電圧を供給することで前記類似度を判断する、請求項１に記載のメモリシステム。
【請求項３】
前記制御回路は、前記検索動作において、
前記複数の第１メモリセルのうち前記ソース線側から（２ｋ）番目及び（２ｋ＋１）番目（ｋは１以上の自然数）の前記第１メモリセルによって表されるデータが前記検索データと同じ場合、少なくとも前記ソース線側から（２ｋ）番目及び（２ｋ＋１）番目のいずれかの前記第１メモリセルをオフ状態に制御し、
前記複数の第１メモリセルのうち前記ソース線側から（２ｋ）番目及び（２ｋ＋１）番目の前記第１メモリセルによって表されるデータが前記検索データと異なる場合、前記ソース線側から（２ｋ）番目及び（２ｋ＋１）番目の前記第１メモリセルの両方をオン状態に制御する、請求項１に記載のメモリシステム。
【請求項４】
前記ビット線と前記ソース線との間で、複数の第２メモリセルが直列に接続された第２ストリングをさらに有し、
前記第１ストリングは、それぞれ前記複数の第１メモリセルを制御する複数の第１ワード線を有し、
前記第２ストリングは、それぞれ前記複数の第２メモリセルを制御する複数の第２ワード線を有し、
前記制御回路は、前記センス動作において、
前記第１ワード線と前記第２ワード線とを個別に制御し、
前記検索データに基づいて、前記複数の第２メモリセルにそれぞれ対応する複数の前記第２ワード線に電圧を供給し、
前記第１ストリング及び前記第２ストリングを介して前記ビット線と前記ソース線との間に流れる電流による前記ビット線の電圧の変化に基づいて、前記検索データと前記複数の第１メモリセル及び前記複数の第２メモリセルに格納されたデータとの類似度を判断する、請求項１に記載のメモリシステム。
【請求項５】
前記第１ストリングは、前記ビット線と前記ソース線との間で、前記複数の第１メモリセルと直列に接続された電流制御メモリセルを有し、
前記制御回路は、前記センス動作において、前記電流制御メモリセルに対応するワード線に、前記電流制御メモリセルの閾値電圧よりも小さい電圧を供給する、請求項１に記載のメモリシステム。
【請求項６】
前記制御回路は、前記センス動作において前記ビット線と前記ソース線との間に所定の電流が流れるように、前記センス動作より前に前記電流制御メモリセルに所定のデータを書き込むことで、前記電流制御メモリセルの閾値電圧を調整する、請求項５に記載のメモリシステム。
【請求項７】
前記電流制御メモリセルの閾値電圧は固定されている電圧である、請求項６に記載のメモリシステム。
【請求項８】
前記第１ストリングは、前記ビット線と前記ソース線との間で、前記複数の第１メモリセルと直列に接続された第１電流制御メモリセルを有し、
前記第２ストリングは、前記ビット線と前記ソース線との間で、前記複数の第２メモリセルと直列に接続された第２電流制御メモリセルを有し、
前記制御回路は、前記センス動作において、
前記ビット線と前記ソース線との間に前記第１ストリングを介して第１電流が流れるように、前記第１電流制御メモリセルを制御し、
前記ビット線と前記ソース線との間に前記第２ストリングを介して前記第１電流とは異なる大きさの第２電流が流れるように、前記第２電流制御メモリセルを制御する、請求項４に記載のメモリシステム。
【請求項９】
前記制御回路は、
前記第１電流制御メモリセルの閾値電圧を第１レベルに制御することで、前記ビット線と前記ソース線との間に前記第１電流を流し、
前記第２電流制御メモリセルの閾値電圧を前記第１レベルとは異なる第２レベルに制御することで、前記ビット線と前記ソース線との間に前記第２電流を流す、請求項８に記載のメモリシステム。
【請求項１０】
前記複数の第１メモリセルの少なくとも一部によって任意のデータの上位ビットが構成され、前記複数の第２メモリセルの少なくとも一部によって前記任意のデータの下位ビットが構成される場合、
前記制御回路は、前記センス動作において、前記第１電流が前記第２電流より大きくなるように、前記第１電流制御メモリセル及び前記第２電流制御メモリセルを制御する、請求項８に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示の実施形態は半導体記憶装置を備えたメモリシステムに関する。
続きを表示（約 3,000 文字）【背景技術】
【０００２】
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、当該ＮＡＮＤ型フラッシュメモリを制御するコントローラと、を備えるメモリシステムが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／０３０９３２８号明細書
米国特許出願公開第２０２１／００３６１６８号明細書
米国特許出願公開第２０２２／０１７２７８１号明細書
国際出願公開公報第２０１７／１９５８７４号明細書
特開平５－１４４２７６号公報
米国特許出願公開第２０２１／００５００６０号明細書
特開２０１３－０６５３７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリシステムの新規な検索動作及びセンス動作を実現すること。
【課題を解決するための手段】
【０００５】
一実施形態に係るメモリシステムは、ビット線と、ソース線と、前記ビット線と前記ソース線との間で、複数の第１メモリセルが直列に接続された第１ストリングと、制御回路と、を有する。前記制御回路は、前記第１ストリングに対する検索動作において、検索データに基づき、前記複数の第１メモリセルにそれぞれ対応する複数のワード線に電圧を供給し、前記第１ストリングに対するセンス動作において、前記第１ストリングを介して前記ビット線と前記ソース線との間に流れる電流による前記ビット線の電圧の変化に基づいて、前記検索データと前記複数の第１メモリセルに格納されたデータとの類似度を判断する。前記制御回路は、前記第１ストリングに対する読み出し動作において、前記ソース線にソース電圧を供給し、前記複数の第１メモリセルのうち選択された前記第１メモリセルに対応するワード線に第１読み出し電圧を供給し、前記複数の第１メモリセルのうち非選択の前記第１メモリセルに対応するワード線に第２読み出し電圧を供給する。前記第２読み出し電圧と前記ソース電圧との差は、前記第１読み出し電圧と前記ソース電圧との差より小さい。
【図面の簡単な説明】
【０００６】
一実施形態に係るメモリシステムの構成を説明するためのブロック図である。
一実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。
一実施形態に係る半導体記憶装置のメモリセルアレイの回路構成を示す図である。
一実施形態に係る半導体記憶装置の断面図である。
一実施形態に係る半導体記憶装置において隣接するストリングの等価回路を示す図である。
一実施形態に係るメモリセルトランジスタの閾値電圧分布を示す図である。
一実施形態に係るストリングの構成を説明する図である。
一実施形態に係るメモリセルトランジスタの閾値電圧分布を示す図である。
一実施形態に係る検索動作において、検索対象のブロックに含まれるストリングの各メモリセルトランジスタのオン／オフ状態を示す図である。
一実施形態に係る検索動作において、格納データと書き込み状態との関係を示す図である。
一実施形態に係る検索動作において、検索データと検索対象のメモリセルに対応するワード線に供給される電圧との関係を示す図である。
一実施形態に係る検索動作において、格納データと検索データとの組み合わせによって決定されるビット線とソース線との間の導通状態を示す図である。
一実施形態に係るストリングの構成を説明する図である。
一実施形態に係るメモリセルトランジスタの閾値電圧分布を示す図である。
一実施形態に係る検索動作において、検索対象のデータに対して、検索対象のブロックのワード線に供給される電圧を示す図である。
一実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す概略図である。
一実施形態に係るメモリセルアレイにおいて、検索動作後のビット線ＢＬの電圧変化に基づくセンス動作を示す図である。
一実施形態に係る検索対象のブロックに格納されるデータの一例を示す図である。
一実施形態に係る検索データとストリングのオン／オフ状態との関係を示す図である。
一実施形態に係るストリングの構成を説明する図である。
一実施形態に係る電流制御メモリセルの特性を説明する図である。
一実施形態に係る電流制御メモリセルに係る閾値電圧分布を示す図である。
一実施形態に係るメモリセルアレイにおいて、検索動作後のビット線ＢＬの電圧変化を示す図である。
一実施形態に係るメモリセルアレイにおいて、検索動作後のビット線ＢＬの電圧変化を示す図である。
一実施形態に係る電流制御メモリセルの特性を説明する図である。
一実施形態に係る電流制御メモリセルに係る閾値電圧分布を示す図である。
一実施形態に係るメモリセルアレイにおけるセンス動作及び類似度の判断について説明する図である。
一実施形態に係る電流制御メモリセルの特性を説明する図である。
一実施形態に係る電流制御メモリセルに係る閾値電圧分布を示す図である。
一実施形態に係るストリングの構成を説明する図である。
一実施形態に係るメモリセルアレイにおけるセンス動作及び類似度の判断について説明する図である。
【発明を実施するための形態】
【０００７】
以下、本実施形態にかかるメモリシステムを図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに限定されない。実施形態の技術的思想は、特許請求の範囲に対して、種々の変更を加えたものであってもよい。
【０００８】
［１．第１実施形態］
図１～図１５を用いて、第１実施形態に係るメモリシステムについて説明する。
【０００９】
［１－１．メモリシステムの全体構成］
図１は、一実施形態に係るメモリシステムの構成を説明するためのブロック図である。図１に示すように、第１実施形態に係るメモリシステム１は、メモリコントローラ２及び半導体記憶装置５～８を含む。メモリコントローラ２は、バスによって半導体記憶装置５～８に接続される。半導体記憶装置５～８として、ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリが用いられる。メモリコントローラ２は半導体記憶装置５～８の動作を制御する。
【００１０】
メモリコントローラ２は、例えば、外部の図示しないホスト機器と通信する。メモリコントローラ２は、当該ホスト機器から受信した書き込み要求及び読み出し要求に応じて、半導体記憶装置５～８に対して書き込み動作及び読み出し動作を実行する。読み出し動作が実行された場合、メモリコントローラ２は、半導体記憶装置５～８に格納されたデータを、上記ホスト機器に送信する。
（【００１１】以降は省略されています）

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