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公開番号2024135932
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046848
出願日2023-03-23
発明の名称記憶装置及び記憶装置の駆動方法
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 29/00 20060101AFI20240927BHJP(情報記憶)
要約【課題】不良セルの割合である不良率を低減できる記憶装置及び記憶装置の駆動方法を提供する。
【解決手段】一実施形態の記憶装置3は、複数の第1メモリセルと、変換関数を用いてアドレス変換を行う第1回路とを含む、第1メモリチップCP0と、第1メモリチップに接続される第2回路4とを含む。第2回路は、第1パラメータを第1メモリチップに設定する。第2回路から第1メモリチップに第1アドレスが送信され、第1メモリチップにアクセスされるとき、第1メモリチップにおいて、第1アドレスは、第1パラメータを用いた変換関数によって第2アドレスに変換され、第2アドレスで指定される複数の第1メモリセルのうちの1つにアクセスされる。
【選択図】図1

特許請求の範囲【請求項１】
複数の第１メモリセルと、
変換関数を用いてアドレス変換を行う第１回路と
を含む、第１メモリチップと、
前記第１メモリチップに接続される第２回路と
を備え、
前記第２回路は、第１パラメータを前記第１メモリチップに設定し、
前記第２回路から前記第１メモリチップに第１アドレスが送信され、前記第１メモリチップにアクセスされるとき、
前記第１メモリチップにおいて、前記第１アドレスは、前記第１パラメータを用いた前記変換関数によって第２アドレスに変換され、前記第２アドレスで指定される前記複数の第１メモリセルのうちの１つにアクセスされる、
記憶装置。
続きを表示（約 1,500 文字）【請求項２】
前記第２アドレスは、前記第１アドレスと同じである、
請求項１記載の記憶装置。
【請求項３】
前記第２アドレスは、前記第１アドレスと異なる、
請求項１記載の記憶装置。
【請求項４】
前記第１メモリチップは、
前記第１パラメータを記憶する第３回路
を更に含む、
請求項１記載の記憶装置。
【請求項５】
前記変換関数は、アドレスの任意のビットを反転させる関数である、
請求項１記載の記憶装置。
【請求項６】
前記変換関数は、アドレスで指定される位置を上下左右反転させる関数である、
請求項１記載の記憶装置。
【請求項７】
前記第１メモリチップは、
前記第１回路により変換されたアドレスに対してリダンダンシ判定を行う第４回路
を更に含み、
前記第１メモリチップにおいて、前記第１アドレスが前記第２アドレスに変換された後、且つ前記複数の第１メモリセルのうちの前記１つにアクセスされる前に、前記第４回路によって前記第２アドレスに対してリダンダンシ判定が行われる、
請求項１記載の記憶装置。
【請求項８】
複数の第２メモリセルと、
前記変換関数を用いてアドレス変換を行う第５回路と
を含み、前記第２回路に接続される、第２メモリチップ
を更に備え、
前記第２回路は、前記第１パラメータとは異なる第２パラメータを、前記第２メモリチップに設定し、
前記第２回路から前記第１メモリチップ及び前記第２メモリチップに前記第１アドレスが送信され、前記第１メモリチップ及び前記第２メモリチップにアクセスされるとき、
前記第１メモリチップにおいて、前記第１アドレスは、前記第１パラメータを用いた前記変換関数によって、前記第１アドレスと同じ前記第２アドレスに変換され、前記第２アドレスで指定される前記複数の第１メモリセルのうちの前記１つにアクセスされ、
前記第２メモリチップにおいて、前記第１アドレスは、前記第２パラメータを用いた前記変換関数によって、前記第１アドレスとは異なる第３アドレスに変換され、前記第３アドレスで指定される前記複数の第２メモリセルのうちの１つにアクセスされる、
請求項１記載の記憶装置。
【請求項９】
前記変換関数は、アドレスの任意のビットを反転させる関数であり、
前記第１パラメータは０であり、前記第２パラメータは前記第１パラメータよりも大きい整数である、
請求項８記載の記憶装置。
【請求項１０】
複数の第３メモリセルと、
前記変換関数を用いてアドレス変換を行う第６回路と
を含み、前記第２回路に接続される、第３メモリチップと
を更に備え、
前記第２回路は、前記第１パラメータとは異なる第３パラメータを、前記第３メモリチップに設定し、
前記第２回路から前記第１メモリチップ、前記第２メモリチップ及び前記第３メモリチップに前記第１アドレスが送信され、前記第１メモリチップ、前記第２メモリチップ及び前記第３メモリチップにアクセスされるとき、
前記第３メモリチップにおいて、前記第１アドレスは、前記第３パラメータを用いた前記変換関数によって、前記第１アドレスとは異なる第３アドレスに変換され、前記第３アドレスで指定される前記複数の第３メモリセルのうちの１つにアクセスされる、
請求項８記載の記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、記憶装置及び記憶装置の駆動方法に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
可変抵抗素子を記憶素子として用いた記憶装置が知られている。例えば、磁気抵抗効果素子を可変抵抗素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１０／０１６１８８３号明細書
米国特許出願公開第２０１５／０２３６７１６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
不良セルの割合である不良率を低減できる記憶装置及び記憶装置の駆動方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、複数の第１メモリセルと、変換関数を用いてアドレス変換を行う第１回路とを含む、第１メモリチップと、第１メモリチップに接続される第２回路とを含む。第２回路は、第１パラメータを第１メモリチップに設定する。第２回路から第１メモリチップに第１アドレスが送信され、第１メモリチップにアクセスされるとき、第１メモリチップにおいて、第１アドレスは、第１パラメータを用いた変換関数によって第２アドレスに変換され、第２アドレスで指定される複数の第１メモリセルのうちの１つにアクセスされる。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
図２は、第１実施形態に係る記憶装置に含まれるメモリチップの構成の一例を示すブロック図である。
図３は、第１実施形態に係る記憶装置に含まれるメモリセルアレイの構成の一例を示す回路図である。
図４は、第１実施形態に係る記憶装置に含まれる磁気抵抗効果素子の構造の一例を示す断面図である。
図５は、第１実施形態に係る記憶装置に含まれるメモリチップ内のアドレス変換回路の構成の一例を示す回路図である。
図６は、第１実施形態に係る記憶装置に含まれるアドレス変換回路で用いられる変換関数の具体的な処理の一例を説明する図である。
図７は、第１実施形態に係る記憶装置に含まれるアドレス変換回路で用いられる変換関数の具体的な処理の他の一例を説明する図である。
図８は、図７における、アドレス変換前のアドレスで指定されるメモリセルと、アドレス変換後のアドレスで指定されるメモリセルＭＣとの関係を示す図である。
図９は、第１実施形態に係る記憶装置の設定動作の一例を示すフローチャートである。
図１０は、第１実施形態に係る記憶装置に含まれるチップのアドレス変換動作の一例を示すフローチャートである。
図１１は、比較例の記憶装置と第１実施形態に係る記憶装置におけるエラー検出結果を示す図である。
図１２は、第１実施形態の第１変形例に係る記憶装置に含まれるアドレス変換回路で用いられる変換関数の具体的な処理の一例を説明する図である。
図１３は、図１２における、アドレス変換前のアドレスで指定されるメモリセルと、アドレス変換後のアドレスで指定されるメモリセルＭＣとの関係を示す図である。
図１４は、第１実施形態の第１変形例に係る記憶装置に含まれるアドレス変換回路で用いられる変換関数の具体的な処理の他の一例を説明する図である。
図１５は、図１４における、アドレス変換前のアドレスで指定されるメモリセルと、アドレス変換後のアドレスで指定されるメモリセルＭＣとの関係を示す図である。
図１６は、第１実施形態の第２変形例に係る記憶装置に含まれるメモリチップ内のアドレス変換回路の構成の一例を示す回路図である。
図１７は、第１実施形態の第２変形例に係る記憶装置に含まれるアドレス変換回路で用いられる変換関数の具体的な処理の一例を説明する図である。
図１８は、図１７における、アドレス変換前のアドレスで指定されるメモリセルと、アドレス変換後のアドレスで指定されるメモリセルＭＣとの関係を示す図である。
図１９は、第１実施形態の第２変形例に係る記憶装置に含まれるアドレス変換回路で用いられる変換関数の具体的な処理の他の一例を説明する図である。
図２０は、図１９における、アドレス変換前のアドレスで指定されるメモリセルと、アドレス変換後のアドレスで指定されるメモリセルＭＣとの関係を示す図である。
図２１は、第２実施形態に係る記憶装置に記憶されるリダンダンシ情報の一例を示す概念図である。
図２２は、第２実施形態に係る記憶装置に含まれるメモリチップの構成の一例を示すブロック図である。
図２３は、第２実施形態に係る記憶装置に含まれるメモリチップのリダンダンシ判定動作の一例を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字または数字を付加する場合がある。
【０００８】
１．第１実施形態
第１実施形態に係る記憶装置について説明する。本実施形態に係る記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する素子（ＭＴＪ素子、またはMagnetoresistance effect elementともいう）を可変抵抗素子として用いた、磁気記憶装置である。本実施形態、並びに後述する実施形態及び変形例において、ＭＴＪ素子を可変抵抗素子として用いた場合で説明するとともに、表記上、磁気抵抗効果素子ＭＴＪとして説明を行う。
【０００９】
１．１構成
１．１．１メモリシステムの構成
第１実施形態に係る記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係る記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
【００１０】
メモリシステム１は、データを記憶するデバイスである。図１に示すように、メモリシステム１は、メモリコントローラ２及び記憶装置３を含む。
（【００１１】以降は省略されています）

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