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公開番号
2024138115
公報種別
公開特許公報(A)
公開日
2024-10-07
出願番号
2024121852,2023129801
出願日
2024-07-29,2007-10-15
発明の名称
半導体装置
出願人
株式会社半導体エネルギー研究所
代理人
主分類
G11C
19/28 20060101AFI20240927BHJP(情報記憶)
要約
【課題】シフトレジスタにおいて、トランジスタのしきい値電圧の変動を抑制し、非選択
期間中にトランジスタが誤作動することを防止することを目的とする。
【解決手段】シフトレジスタに設けられたパルス出力回路において、パルスの出力が行わ
れない非選択期間にゲート電極がオンするように浮遊状態となっているトランジスタのゲ
ート電極に定期的に電位を供給することを特徴としている。また、トランジスタのゲート
電極への電位の供給は、他のトランジスタを定期的にオン又はオフすることにより行うこ
とを特徴としている。
【選択図】図1
特許請求の範囲
【請求項1】
第1乃至第6のトランジスタを有し、
前記第1乃至第6のトランジスタは、Pチャネル型のトランジスタであり、
前記第1のトランジスタのソース又はドレインの一方は、第1の配線と直接接続され、
前記第1のトランジスタのソース又はドレインの他方は、第2の配線と直接接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第2の配線と直接接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第1のトランジスタのゲートと直接接続され、
前記第3のトランジスタのソース又はドレインの他方は、第3の配線と直接接続され、
前記第3のトランジスタのゲートは、第4の配線と直接接続され、
前記第4のトランジスタのソース又はドレインの一方は、第5の配線と直接接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの他方と直接接続され、
前記第5のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのゲートと直接接続され、
前記第6のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのゲートと直接接続され、
前記第2のトランジスタのソース又はドレインの他方と前記第6のトランジスタのソース又はドレインの他方とのそれぞれには、同じ電位が与えられ、
前記第3のトランジスタのゲートは、前記第4のトランジスタのゲートと直接接続されず、
前記第4のトランジスタのゲートは、前記第5のトランジスタのゲートと直接接続されず、
前記第3のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのゲートと直接接続されず、
前記第3のトランジスタのゲートは、前記第6のトランジスタのゲートと直接接続されない半導体装置であって、
前記第1のトランジスタがオン状態のとき、前記第2の配線からLレベルの信号が出力される機能を有し、
前記第2のトランジスタがオン状態のとき、前記第2の配線からHレベルの信号が出力される機能を有し、
前記第1のトランジスタがオン状態のとき、前記第6のトランジスタがオン状態となり、前記第2のトランジスタをオフ状態にする機能を有し、
前記第3のトランジスタがオン状態のとき、前記第3の配線から、前記第1のトランジスタをオン状態にする電位が、前記第1のトランジスタのゲートに与えられる機能を有し、
前記第4のトランジスタがオフである時間と、前記第5のトランジスタがオフである時間と、を重ねることができる機能を有し、
前記第4のトランジスタがオンである時間と、前記第5のトランジスタがオンである時間と、を重ねることができる機能を有し、
前記第4のトランジスタがオンである時間と、前記第5のトランジスタがオフである時間と、を重ねることができる機能を有し、
前記第4のトランジスタがオフである時間と、前記第5のトランジスタがオンである時間と、を重ねることができる機能を有し、
前記第4のトランジスタがオン状態であり、且つ前記第5のトランジスタがオン状態のとき、前記第5の配線の電位が前記第2のトランジスタのゲートに与えられて前記第2のトランジスタがオン状態になり、前記第2の配線から前記Hレベルの信号が出力される機能を有する半導体装置。
続きを表示(約 120 文字)
【請求項2】
請求項1において、
前記第2のトランジスタのゲートには、容量素子の一方の電極が電気的に接続され、
前記容量素子の他方の電極には、前記第2のトランジスタのソース又はドレインの他方と同じ電位が与えられる半導体装置。
発明の詳細な説明
【技術分野】
【0001】
本発明はパルス出力回路、シフトレジスタ並びに当該シフトレジスタを有する表示装置
、半導体装置及び電子機器に関し、特に単一導電型の薄膜トランジスタ(TFT)により
構成されたパルス出力回路、シフトレジスタ、表示装置、半導体装置及び電子機器に関す
る。
続きを表示(約 2,200 文字)
【背景技術】
【0002】
近年、絶縁体上、特にガラス、プラスチック基板上に半導体薄膜を用いてなる薄膜トラ
ンジスタ(以下、「TFT」とも表記する)を用いて回路を形成した表示装置、特にアク
ティブマトリクス型の表示装置の開発が進んでいる。TFTを用いて形成されたアクティ
ブマトリクス型表示装置は、マトリクス状に配置された数十万から数百万の画素を有し、
各画素に配置されたTFTによって、各画素の電荷を制御することによって映像の表示を
行っている。
【0003】
さらに最近の技術として、画素を構成する画素TFTの他に、画素部の周辺領域にTF
Tを用いて駆動回路を同時形成するといった方式が発展してきており、装置の軽薄短小化
、低消費電力化に大いに貢献し、それに伴って、近年その応用分野の拡大が著しい携帯情
報端末の表示部等には不可欠なデバイスとなってきている。
【0004】
一般的に、表示装置の駆動回路を構成する回路としては、N型TFTとP型TFTとを
組み合わせたCMOS回路が使用されている。CMOS回路の特徴としては、論理が変化
する(H(High(ハイ))レベルからL(Low(ロー))レベル、あるいはLレベ
ルからHレベル)瞬間にのみ電流が流れ、ある論理の保持中には、理想的には電流が流れ
ない(実際には微小なリーク電流の存在がある)ため、回路全体での消費電力を非常に低
く抑えることが可能な点、また互いの極性のTFTが相補的に動作するため、高速動作が
可能な点が挙げられる。
【0005】
しかし、製造工程を考えると、CMOS回路は、イオンドーピング工程等が複雑になる
ため、その工程数の多さが製造コストに直接影響を与えている。そこで、従来CMOS回
路によって構成されていた回路を、N型、P型いずれかの単極性のTFTを用いて構成し
、かつCMOS回路と同程度の高速動作を実現したものが提案されている(例えば、特許
文献1参照)。
【0006】
特許文献1に記載の回路は、図7(A)~(C)に示すように、出力端子に電気的に接
続されているTFT2050のゲート電極を、一時的に浮遊状態とすることによって、T
FT2050のゲートとソース間の容量結合を利用し、そのゲート電極の電位を、電源電
位よりも高い電位とすることが出来る。結果として、TFT2050のしきい値に起因し
た電圧降下を生ずることなく、振幅減衰のない出力が得られるものである。2010,2
020,2030,2040,及び2060はTFT、2070は容量素子、2100は
第1の振幅補償回路、2200は第2の振幅補償回路である。
【0007】
このような、TFT2050における動作は、ブートストラップ動作と呼ばれる。この
動作により、TFTのしきい値に起因した電圧降下を生ずることなく、出力パルスを得る
ことが出来る。
【0008】
また、図7(A)~(C)に記載の回路は、パルスの入出力がない期間において、TF
T2050、2060のゲート電極がいずれも浮遊状態となることによりノードαにノイ
ズのような電位の変動を生じるが、これを解決するためにパルスの入出力がない期間にT
FT1020、1060をオンした状態で浮遊状態とすることによりノードαに生じるノ
イズを低減する回路(図8(A)~(C)参照)が提案されている(例えば、特許文献2
参照)。1010,1030,1040,及び1050はTFT、1070は容量素子、
1100は第1の振幅補償回路、1200は第2の振幅補償回路である。
【先行技術文献】
【特許文献】
【0009】
特開2002-335153号公報
特開2004-226429号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
図8において、SROut1に注目すると、パルスの出力後、やがてCK1はHレベル
からLレベルへと変化する。これに伴い、SROut1の電位も下降を始める。一方、C
K2がHレベルとなるタイミングで、前述と同様の動作が2段目においてもなされ、SR
Out2にパルスが出力される。このパルスは、1段目において、入力端子3に入力され
、TFT1030がオンする。これにより、TFT1020、1060のゲート電極の電
位が上昇し、オンする。これに伴い、TFT1050のゲート電極の電位、およびSRO
ut1の電位が下降する。その後、SROut2の出力がHレベルからLレベルになると
、TFT1030がオフする。よってTFT1020、1060のゲート電極はこの瞬間
、浮遊状態となる。以後、1段目においては次のSPが入力されるまで、この状態が続く
ことになる。
(【0011】以降は省略されています)
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