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公開番号2024148895
公報種別公開特許公報(A)
公開日2024-10-18
出願番号2023062462
出願日2023-04-07
発明の名称半導体記憶装置及びその制御方法
出願人華邦電子股ふん有限公司,Winbond Electronics Corp.
代理人個人,個人
主分類G11C 7/08 20060101AFI20241010BHJP(情報記憶)
要約【課題】センスアンプ内のトランジスタの特性がセンスアンプ内及び/又は複数のセンスアンプ間で異なる場合であっても、センスアンプのセンシング動作を向上させることの可能な半導体記憶装置及びその制御方法を提供する。
【解決手段】半導体記憶装置は、一対の第1トランジスタと、一対の第2トランジスタと、を含む少なくとも1つのセンスアンプ10と、少なくとも1つのセンスアンプ10の各々に接続された一対のビット線の電圧がオフセットキャンセル動作において所定の目標電圧に近くなるように、少なくとも1つのセンスアンプ10のうち1つ以上のセンスアンプ10の各々の一対の第1トランジスタ及び一対の第2トランジスタの特性に基づいて調整された電圧を、少なくとも1つのセンスアンプ10の各々の一対の第1トランジスタ及び一対の第2トランジスタに供給するように制御する制御部100と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
一対の第１トランジスタと、一対の第２トランジスタと、を含む少なくとも１つのセンスアンプと、
前記少なくとも１つのセンスアンプの各々に接続された一対のビット線の電圧がオフセットキャンセル動作において所定の目標電圧に近くなるように、前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタに供給するように制御する制御部と、を備える、
半導体記憶装置。
続きを表示（約 3,200 文字）【請求項２】
前記制御部は、
前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給するように制御する第１制御部と、
前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタの特性に基づいて調整されたバックバイアス電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給するように制御する第２制御部と、
のうち少なくとも１つを備える、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１制御部は、
前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給される電圧を調整するのに用いられる電圧である第１調整用電圧を生成する第１電圧生成部を備える、
請求項２に記載の半導体記憶装置。
【請求項４】
前記第１電圧生成部は、
前記第１調整用電圧を用いて、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給される電圧を調整する第１ドライバと、
第１定電流源と、
前記第１ドライバと前記第１定電流源との間に接続された１つ以上のトランジスタを含む第１トランジスタグループであって、前記１つ以上のトランジスタの各々は、前記少なくとも１つのセンスアンプのうち何れかのセンスアンプ内の前記第１トランジスタと同じ特性を有する、第１トランジスタグループと、
前記第１トランジスタグループと前記第１定電流源との間のノードに接続された第１入力端子と、前記目標電圧が入力される第２入力端子と、を有する第１オペアンプであって、前記第１入力端子及び前記第２入力端子の各々に入力された電圧に基づいて前記第１調整用電圧を生成し、前記第１調整用電圧を出力する第１オペアンプと、を備える、
請求項３に記載の半導体記憶装置。
【請求項５】
前記第２制御部は、
前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給される電圧を調整するのに用いられる電圧である第１調整用電圧を用いて、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタに供給される電圧を調整する第２ドライバと、
第２定電流源と、
前記第２ドライバと前記第２定電流源との間に接続された１つ以上のトランジスタを含む第２トランジスタグループであって、前記１つ以上のトランジスタの各々は、前記少なくとも１つのセンスアンプのうち何れかのセンスアンプ内の前記第１トランジスタと同じ特性を有する、第２トランジスタグループと、
前記第２トランジスタグループと前記第２定電流源との間のノードに接続された第１入力端子と、前記目標電圧が入力される第２入力端子と、を有する第２オペアンプであって、前記第１入力端子及び前記第２入力端子の各々に入力された電圧に基づいて、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタと、前記第２トランジスタグループ内の前記１つ以上のトランジスタと、に供給されるバックバイアス電圧を生成し、前記バックバイアス電圧を出力する第２オペアンプと、を備える、
請求項２に記載の半導体記憶装置。
【請求項６】
前記制御部は、
前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第２トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給するように制御する第３制御部と、
前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第２トランジスタの特性に基づいて調整されたバックバイアス電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給するように制御する第４制御部と、
のうち少なくとも１つを備える、
請求項１～５の何れかに記載の半導体記憶装置。
【請求項７】
前記第３制御部は、
前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給される電圧を調整するのに用いられる電圧である第２調整用電圧を生成する第２電圧生成部を備える、
請求項６に記載の半導体記憶装置。
【請求項８】
前記第２電圧生成部は、
前記第２調整用電圧を用いて、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給される電圧を調整する第３ドライバと、
第３定電流源と、
前記第３ドライバと前記第３定電流源との間に接続された１つ以上のトランジスタを含む第３トランジスタグループであって、前記１つ以上のトランジスタの各々は、前記少なくとも１つのセンスアンプのうち何れかのセンスアンプ内の前記第２トランジスタと同じ特性を有する、第３トランジスタグループと、
前記第３トランジスタグループと前記第３定電流源との間のノードに接続された第１入力端子と、前記目標電圧が入力される第２入力端子と、を有する第３オペアンプであって、前記第１入力端子及び前記第２入力端子の各々に入力された電圧に基づいて前記第２調整用電圧を生成し、前記第２調整用電圧を出力する第３オペアンプと、を備える、
請求項７に記載の半導体記憶装置。
【請求項９】
前記第４制御部は、
前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給される電圧を調整するのに用いられる電圧を用いて、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタに供給される電圧を調整する第４ドライバと、
第４定電流源と、
前記第４ドライバと前記第４定電流源との間に接続された１つ以上のトランジスタを含む第４トランジスタグループであって、前記１つ以上のトランジスタの各々は、前記少なくとも１つのセンスアンプのうち何れかのセンスアンプ内の前記第２トランジスタと同じ特性を有する、第４トランジスタグループと、
前記第４トランジスタグループと前記第４定電流源との間のノードに接続された第１入力端子と、前記目標電圧が入力される第２入力端子と、を有する第４オペアンプであって、前記第１入力端子及び前記第２入力端子の各々に入力された電圧に基づいて、前記少なくとも１つのセンスアンプの各々の前記一対の第２トランジスタと、前記第４トランジスタグループ内の前記１つ以上のトランジスタと、に供給されるバックバイアス電圧を生成し、前記バックバイアス電圧を出力する第４オペアンプと、を備える、
請求項６に記載の半導体記憶装置。
【請求項１０】
前記制御部は、前記オフセットキャンセル動作において前記少なくとも１つのセンスアンプの各々に供給される電圧の大きさが、前記一対のビット線の電圧の増幅動作において前記少なくとも１つのセンスアンプの各々に供給される電圧の大きさと異なる場合に、前記少なくとも１つのセンスアンプの各々に供給される電圧をこれらの動作毎に切り替えるように構成されている、
請求項１に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体記憶装置及びその制御方法に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
例えばＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置は、メモリセルに保持されたデータに基づいて一対のビット線に微弱な電位差を生じさせ、この電位差をセンスアンプによって増幅することによりデータの読み出しを行うように構成されている。ここで、センスアンプには、一対のＮチャンネル型電界効果トランジスタ（ｎＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor））と、一対のＰチャンネル型電界効果トランジスタ（ｐＭＯＳＦＥＴ）と、が設けられているが、これらのトランジスタの能力差（特性差）によって、センスマージンを低下させるオフセット電圧が生じ得る。
【０００３】
そこで、オフセット電圧をキャンセルするように構成された半導体記憶装置が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
米国特許公報第９２０２５３１号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に記載された技術では、オフセットキャンセル動作（offset cancel operation）において発生するビット線の電圧が高くなるほど、オフセットキャンセル動作後の電荷共有動作（charge sharing operation）においてビット線に発生するセンス信号の電圧が小さくなるので、センス信号を正しく検出することが困難になる場合がある。したがって、センス信号を正しく検出するためには、オフセットキャンセル動作において発生するビット線の電圧をできるだけ低減するように、一対のｎＭＯＳＦＥＴの実効抵抗値と一対のｐＭＯＳＦＥＴの実効抵抗値とが互いに等しくなるように構成されることが望ましい。
【０００６】
しかしながら、一対のｎＭＯＳＦＥＴ及び一対のｐＭＯＳＦＥＴの実効抵抗値は、例えばＭＯＳＦＥＴのＰＶＴ（Process, Voltage, and Temperature）のばらつきに起因した閾値電圧の変化等によって異なり得る。また、一対のｎＭＯＳＦＥＴ及び一対のｐＭＯＳＦＥＴの実効抵抗値は、半導体記憶装置内に設けられた複数のセンスアンプ間で異なり得る。このため、オフセットキャンセル動作において発生するビット線の電圧を低減することができず、センス信号を正しく検出することが困難になることから、結果として、センシング動作を向上させることが困難になる虞がある。
【０００７】
本発明は上記課題に鑑みてなされたものであり、センスアンプ内のトランジスタの特性がセンスアンプ内及び／又は複数のセンスアンプ間で異なる場合であっても、センスアンプのセンシング動作を向上させることの可能な半導体記憶装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明は、一対の第１トランジスタと、一対の第２トランジスタと、を含む少なくとも１つのセンスアンプと、前記少なくとも１つのセンスアンプの各々に接続された一対のビット線の電圧がオフセットキャンセル動作において所定の目標電圧に近くなるように、前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタに供給するように制御する制御部と、を備える、半導体記憶装置を提供する。
【０００９】
かかる発明によれば、例えば、一対の第１トランジスタ及び一対の第２トランジスタの特性の差異によって、一対の第１トランジスタ及び一対の第２トランジスタの実効抵抗値がセンスアンプ内及び／又は複数のセンスアンプ間で異なる場合であっても、オフセットキャンセル動作において、一対のビット線の電圧が目標電圧（例えば、ビット線の電圧の増幅動作においてセンスアンプに供給される電圧の半分の電圧（つまり、一対の第１トランジスタ及び一対の第２トランジスタの実効抵抗値が等しい場合の電圧）等）に近くなるように制御することができる。これにより、少なくとも１つのセンスアンプの各々に接続された一対のビット線の電圧がほぼ目標電圧になるように制御することが可能になるので、センスアンプ内のトランジスタの特性がセンスアンプ内及び／又は複数のセンスアンプ間で異なる場合であっても、センスアンプのセンシング動作を向上させることができる。
【００１０】
また、本発明は、半導体記憶装置の制御方法であって、前記半導体記憶装置は、一対の第１トランジスタと、一対の第２トランジスタと、を含む少なくとも１つのセンスアンプを備え、前記半導体記憶装置の制御部が、前記少なくとも１つのセンスアンプの各々に接続された一対のビット線の電圧がオフセットキャンセル動作において所定の目標電圧に近くなるように、前記少なくとも１つのセンスアンプのうち１つ以上のセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタの特性に基づいて調整された電圧を、前記少なくとも１つのセンスアンプの各々の前記一対の第１トランジスタ及び前記一対の第２トランジスタに供給するように制御するステップを実行する、半導体記憶装置の制御方法を提供する。
【発明の効果】
（【００１１】以降は省略されています）

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