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公開番号2024131605
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023041973
出願日2023-03-16
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類G11C 16/34 20060101AFI20240920BHJP(情報記憶)
要約【課題】一つの実施形態は、動作信頼性を向上できる半導体記憶装置を提供することを目的とする。
【解決手段】一つの実施形態によれば、半導体記憶装置において、第1のメモリセルに第1のビット数に応じたプログラム電圧が印加される際に、第2のメモリセルに第1の転送電圧が印加される。第1のメモリセルは、第1の積層体における第1の導電層と半導体膜とが交差する位置に配される。第2のメモリセルは、第1の積層体における第2の導電層と半導体膜とが交差する位置に配される。半導体記憶装置では、第3のメモリセルに第2のビット数に応じたプログラム電圧が印加される際に、第4のメモリセルに第2の転送電圧が印加される。第3のメモリセルは、第1の積層体における第3の導電層と半導体膜とが交差する位置に配される。第2のビット数は、第1のビット数より少ない。第4のメモリセルは、第1の積層体における第4の導電層と半導体膜とが交差する位置に配される。第2の転送電圧は、第1の転送電圧より低い。
【選択図】図7
特許請求の範囲【請求項１】
複数の導電層が絶縁層を介して積層された第１の積層体と、
前記第１の積層体内を積層方向に延びる半導体膜と、
前記第１の積層体の複数の導電層と前記半導体膜との間を前記積層方向に延びる絶縁膜と、
を備え、
前記第１の積層体における第１の導電層と前記半導体膜とが交差する位置に配される第１のメモリセルに第１のビット数に応じたプログラム電圧が印加される際に、前記第１の積層体における第２の導電層と前記半導体膜とが交差する位置に配される第２のメモリセルに第１の転送電圧が印加され、前記第１の積層体における第３の導電層と前記半導体膜とが交差する位置に配される第３のメモリセルに前記第１のビット数より少ない第２のビット数に応じたプログラム電圧が印加される際に、前記第１の積層体における第４の導電層と前記半導体膜とが交差する位置に配される第４のメモリセルに前記第１の転送電圧より低い第２の転送電圧が印加される
半導体記憶装置。
続きを表示（約 880 文字）【請求項２】
前記第３のメモリセルは、前記第１のメモリセルより前記半導体膜の基板側の一端に近い
請求項１に記載の半導体記憶装置。
【請求項３】
前記第３のメモリセルは、前記第１のメモリセルより前記半導体膜の基板と反対側の一端に近い
請求項１に記載の半導体記憶装置。
【請求項４】
前記第２の転送電圧と前記第１の転送電圧との差は、前記第２のビット数と前記第１のビット数との差に対応する
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１のビット数は、２ビット以上であり、
前記第２のビット数は、１ビットである
請求項１に記載の半導体記憶装置。
【請求項６】
前記第１のビット数は、３ビットであり、
前記第２のビット数は、１ビットであり、
前記第２の転送電圧と前記第１の転送電圧との差は、略４Ｖである
請求項１に記載の半導体記憶装置。
【請求項７】
前記第１の積層体に積層され、複数の導電層が絶縁層を介して積層された第２の積層体をさらに備え、
前記半導体膜は、前記第２の積層体内を前記積層方向に延び、
前記絶縁膜は、前記第２の積層体の複数の導電層と前記半導体膜との間を前記積層方向に延び、
前記第２の積層体における第５の導電層と前記半導体膜とが交差する位置に配される第５のメモリセルに前記第１のビット数に応じたプログラム電圧が印加される際に、前記第２の積層体における第６の導電層と前記半導体膜とが交差する位置に配される第６のメモリセルに前記第１の転送電圧が印加され、前記第２の積層体における第７の導電層と前記半導体膜とが交差する位置に配される第７のメモリセルに前記第２のビット数に応じたプログラム電圧が印加される際に、前記第２の積層体における第８の導電層と前記半導体膜とが交差する位置に配される第８のメモリセルに前記第２の転送電圧が印加される
請求項１に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
複数の導電層が絶縁層を介して積層された積層体内を半導体膜が積層方向に延び、各導電層と半導体膜との近接する部分をメモリセルとして機能させる３次元構造の半導体記憶装置が知られている。この半導体記憶装置では、動作信頼性を向上することが望まれる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１４４０７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一つの実施形態は、動作信頼性を向上できる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
一つの実施形態によれば、第１の積層体と半導体膜と絶縁膜とを有する半導体記憶装置が提供される。第１の積層体は、複数の導電層が絶縁層を介して積層される。半導体膜は、第１の積層体内を積層方向に延びる。絶縁膜は、第１の積層体内を半導体膜の外側で積層方向に延びる。半導体記憶装置では、第１のメモリセルに第１のビット数に応じたプログラム電圧が印加される際に、第２のメモリセルに第１の転送電圧が印加される。第１のメモリセルは、第１の積層体における第１の導電層と半導体膜とが交差する位置に配される。第２のメモリセルは、第１の積層体における第２の導電層と半導体膜とが交差する位置に配される。半導体記憶装置では、第３のメモリセルに第２のビット数に応じたプログラム電圧が印加される際に、第４のメモリセルに第２の転送電圧が印加される。第３のメモリセルは、第１の積層体における第３の導電層と半導体膜とが交差する位置に配される。第２のビット数は、第１のビット数より少ない。第４のメモリセルは、第１の積層体における第４の導電層と半導体膜とが交差する位置に配される。第２の転送電圧は、第１の転送電圧より低い。
【図面の簡単な説明】
【０００６】
実施形態にかかる半導体記憶装置の構成を示すブロック図。
実施形態におけるメモリセルアレイの構成を示す斜視図。
実施形態におけるブロックの構成を示す回路図。
実施形態におけるメモリセルアレイの閾値分布を示す図。
実施形態にかかる半導体記憶装置の動作モードを示す図。
実施形態における半導体記憶装置の動作を示す斜視図。
実施形態における半導体記憶装置の動作を示す斜視図。
実施形態におけるメモリセルアレイの閾値分布を示す図。
半導体記憶装置の動作を示す斜視図。
ビット数の異なるメモリセルのライト時の転送電圧を同じした場合におけるメモリセルアレイの閾値分布を示す図。
電荷の横抜けを示す断面図。
実施形態の第１の変形例におけるメモリセルアレイの閾値分布を示す図。
実施形態の第２の変形例におけるメモリセルアレイの閾値分布を示す図。
実施形態の第３の変形例におけるメモリセルアレイの構成を示す断面図。
実施形態の第３の変形例にかかる半導体記憶装置の動作モードを示す図。
実施形態の第３の変形例における半導体記憶装置の動作を示す断面図。
実施形態の第３の変形例における半導体記憶装置の動作を示す断面図。
【発明を実施するための形態】
【０００７】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
【０００８】
（実施形態）
実施形態にかかる半導体記憶装置は、複数の導電層が絶縁層を介して積層された積層体内を半導体膜が積層方向に延び、各導電層と半導体膜との近接する部分がメモリセルとして機能するが、メモリセルの動作信頼性を向上するための工夫が施される。
【０００９】
半導体記憶装置１００は、図１に示すように構成され得る。図１は、半導体記憶装置１００の構成を示すブロック図である。
【００１０】
半導体記憶装置１００は、例えばＮＡＮＤ型フラッシュメモリ等の不揮発性メモリであり、図１に示すように構成され得る。半導体記憶装置１００は、メモリセルアレイ１３０及び周辺回路１５０を有する。
（【００１１】以降は省略されています）

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