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公開番号2024136643
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023047814
出願日2023-03-24
発明の名称半導体装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 16/34 20060101AFI20240927BHJP(情報記憶)
要約【課題】スキャン動作を精度良く実行することが可能となる半導体装置を提供する。
【解決手段】第1ラッチ回路からデータを出力することによりこのデータに基づいてバス信号線をHiまたはLowにした状態で第3トランジスタをオンすることにより、第1ラッチ回路から出力されたデータに基づいてセンスノードをHiまたはLowの状態にする第1ステップと、第1ステップによりセンスノードをHiまたはLowにした状態において、第3トランジスタをオフし、かつ、第5トランジスタをオンすることによりバス信号線をチャージすることに基づいて第4トランジスタをオンするときに、第1ノードを含む信号線をチャージする第2ステップを実行可能に構成される。
【選択図】図19
特許請求の範囲【請求項１】
第１トランジスタと、
前記第１トランジスタの一端と接続する他端を備える第２トランジスタと、
第３トランジスタと、
前記第３トランジスタの一端と接続する他端を備える第４トランジスタと、
前記第４トランジスタの一端と接続する第１ノードと、
前記第２トランジスタのゲートと、前記第３トランジスタの他端と、に接続するセンスノードと、
前記第１トランジスタの他端と、前記第４トランジスタのゲートと、に接続するバス信号線と、
前記バス信号線をチャージするための第５トランジスタと、
前記バス信号線にデータを出力可能に構成された第１ラッチ回路と
を備え、
前記第１ラッチ回路からデータを出力することによりこのデータに基づいて前記バス信号線をＨｉまたはＬｏｗにした状態で前記第３トランジスタをオンすることにより、前記第１ラッチ回路から出力されたデータに基づいて前記センスノードをＨｉまたはＬｏｗの状態にする第１ステップと、
前記第１ステップにより前記センスノードをＨｉまたはＬｏｗにした状態において、前記第３トランジスタをオフし、かつ、前記第５トランジスタをオンすることにより前記バス信号線をチャージすることに基づいて前記第４トランジスタをオンするときに、前記第１ノードを含む信号線をチャージする第２ステップと
を実行可能に構成された半導体回路を備える半導体装置。
続きを表示（約 1,200 文字）【請求項２】
前記バス信号線にデータを出力可能に構成された第２ラッチ回路をさらに備え、
前記第２ステップにより前記第１ノードを含む信号線をチャージした状態で前記第２ラッチ回路からデータを出力することによりこのデータに基づいて前記バス信号線をＨｉまたはＬｏｗにした後に、前記第１ノードを含む信号線をディスチャージする第３ステップをさらに実行可能に構成された前記半導体回路を備える請求項１に記載の半導体装置。
【請求項３】
前記第３ステップにおいて前記第２ラッチ回路から出力されたデータに基づいて前記バス信号線をＨｉまたはＬｏｗにした状態で前記第３トランジスタをオンすることにより、前記第１ラッチ回路から出力されたデータ及び前記第２ラッチ回路から出力されたデータに基づいて前記センスノードをＨｉまたはＬｏｗの状態にする第４ステップをさらに実行可能に構成された前記半導体回路を備える請求項２に記載の半導体装置。
【請求項４】
前記センスノードを含む信号線をチャージするプレチャージステップと、
前記プレチャージステップにより前記センスノードがチャージされた状態で前記第１ステップを実行可能に構成される
請求項２に記載の半導体装置。
【請求項５】
前記プレチャージステップにより前記センスノードは第１電位を有し、
前記第１ステップによりＨｉの状態を維持する前記センスノードは前記第１電位より低く、前記第１ステップによりＬｏｗの状態を維持する前記センスノードの電位より高い、第２電位を有する
請求項４に記載の半導体装置。
【請求項６】
前記センスノードと接続可能に構成されたビット線と
をさらに備える請求項５に記載の半導体装置。
【請求項７】
複数の前記ビット線と、
複数の前記ビット線にそれぞれ接続可能に構成された複数の前記半導体回路であって、前記第１ステップ及び前記第２ステップを同時に実行可能に構成された複数の前記半導体回路と
をさらに備える請求項６に記載の半導体装置。
【請求項８】
複数の前記半導体回路の前記第１ノードは、それぞれ、前記第２トランジスタの一端と接続する
請求項１に記載の半導体装置。
【請求項９】
複数の前記半導体回路の前記第１ノードは、それぞれ、前記第２トランジスタの一端と絶縁する
請求項１に記載の半導体装置。
【請求項１０】
複数の前記ビット線にそれぞれ複数個ずつ接続された複数のメモリセルと、
複数の前記ビット線の電圧変動に基づいて前記メモリセルに格納された情報を読み出すためのセンスアンプとをさらに備え、
前記センスアンプは、複数の前記半導体回路を含む
請求項７に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－４７９５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態によれば、スキャン動作を実行することが可能となる半導体装置が提供される。
【課題を解決するための手段】
【０００５】
本実施形態の半導体装置の半導体回路は、第１トランジスタと、前記第１トランジスタの一端と接続する他端を備える第２トランジスタと、第３トランジスタと、前記第３トランジスタの一端と接続する他端を備える第４トランジスタと、前記第４トランジスタの一端と接続する第１ノードと、前記第２トランジスタのゲートと、前記第３トランジスタの他端と、に接続するセンスノードと、前記第１トランジスタの他端と、前記第４トランジスタのゲートと、に接続するバス信号線と、前記バス信号線をチャージするための第５トランジスタと、前記バス信号線にデータを出力可能に構成された第１ラッチ回路を備える。
【０００６】
この半導体回路は、前記第１ラッチ回路からデータを出力することによりこのデータに基づいて前記バス信号線をＨｉまたはＬｏｗにした状態で前記第３トランジスタをオンすることにより、前記第１ラッチ回路から出力されたデータに基づいて前記センスノードをＨｉまたはＬｏｗの状態にする第１ステップと、前記第１ステップにより前記センスノードをＨｉまたはＬｏｗにした状態において、前記第３トランジスタをオフし、かつ、前記第５トランジスタをオンすることにより前記バス信号線をチャージすることに基づいて前記第４トランジスタをオンするときに、前記第１ノードを含む信号線をチャージする第２ステップとを実行可能に構成される。
【０００７】
本実施形態の半導体装置の半導体回路は、第１トランジスタと、前記第１トランジスタの一端と接続する他端を備える第２トランジスタと、第３トランジスタと、前記第３トランジスタの一端と接続する他端を備える第４トランジスタと、前記第４トランジスタの一端と接続する第１ノードと、前記第２トランジスタのゲートと、前記第３トランジスタの他端と、に接続するセンスノードと、前記第１トランジスタの他端と、前記第４トランジスタのゲートと、に接続するバス信号線と、前記バス信号線をチャージするための第５トランジスタと、前記バス信号線にデータを出力可能に構成された第１ラッチ回路を備える。
【０００８】
この半導体回路は、前記第３トランジスタをオフし、かつ、前記第５トランジスタをオンすることにより前記バス信号線をチャージすることに基づいて前記第４トランジスタをオンするときに、前記第１ノードを含む信号線をチャージ可能に構成されている。
例えば、この半導体回路は、センスアンプ回路であってもよい。
【図面の簡単な説明】
【０００９】
図１は、一実施形態に係るメモリシステムの構成例を示すブロック図である。
図２は、実施形態に係る半導体記憶装置の構成を示すブロック図である。
図３は、一実施形態に係るメモリセルアレイの構成を示す等価回路図である。
図４は、一実施形態に係るメモリセルアレイの構成を示す断面図である。
図５は、一実施形態に係るメモリセルアレイの構成を示す断面図である。
図６は、一実施形態に係るビット線とセンスアンプユニットとの関係を示すブロック図である。
図７は、センスアンプユニットの一例を示す回路図である。
図８は、一実施形態に係るラッチ回路の回路図である。
図９は、メモリセルトランジスタＭＴの閾値分布等の一例を模式的に示す図である。
図１０は、書き込み動作時における、各配線の電位変化を示す図である。
図１１は、読み出し動作時における、各配線の電位変化を示す図である。
図１２は、書き込み動作時における、各配線の電位変化を示す図である。
図１３は、書き込み動作時における、ＮＡＮＤストリングの様子の一例を示す等価回路図である。
図１４は、書き込み動作時における、ループ回数とベリファイ動作との関係の一例を示す図である。
図１５は、各ループにおいて行われるベリファイ動作のターゲットレベルの一例を示す図である。
図１６は、各ループにおいて行われるプログラム動作のターゲットレベルの一例を示す図である。
図１７は、センスアンプユニットとビット線との関係を示す模式図である。
図１８は、比較例におけるバス信号線等の電位波形を示す模式図である。
図１９は、一実施形態におけるバス信号線等の電位波形を示す模式図である。
図２０は、一実施形態にセンスアンプ部の回路図である。
図２１Ａは、一実施形態にセンスアンプ部の回路図である。
図２１Ｂは、一実施形態にラッチ回路の回路図である。
図２２は、一実施形態にセンスアンプ部の回路図である。
図２３は、一実施形態にセンスアンプ部の回路図である。
図２４は、一実施形態にセンスアンプ部の回路図である。
図２５は、一実施形態にセンスアンプ部の回路図である。
図２６は、一実施形態にセンスアンプ部の回路図である。
図２７は、一実施形態にセンスアンプ部の回路図である。
図２８は、一実施形態にセンスアンプ部の回路図である。
図２９は、一実施形態にセンスアンプ部の回路図である。
図３０は、一実施形態にセンスアンプ部の回路図である。
図３１Ａは、一実施形態にセンスアンプ部の回路図である。
図３１Ｂは、一実施形態にラッチ回路の回路図である。
図３２は、一実施形態にセンスアンプ部の回路図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
（【００１１】以降は省略されています）

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