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公開番号2025045356
公報種別公開特許公報(A)
公開日2025-04-02
出願番号2023153289
出願日2023-09-20
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/10 20230101AFI20250326BHJP()
要約【課題】メモリデバイスの集積度を向上させる。
【解決手段】一実施形態のメモリデバイスは、基板と交差する第1方向における第1位置に設けられた第1半導体及び第1絶縁体と、第1方向に延び、第1絶縁体を介することなく第1半導体と対向する第1部分、及び第1半導体を介することなく第1絶縁体と対向する第2部分を有する第1導電体と、第1部分と第1半導体との間に設けられ、第2部分と第1絶縁体との間には設けられない第1電荷蓄積膜と、を備える。
【選択図】図3

特許請求の範囲【請求項１】
基板と交差する第１方向における第１位置に設けられた第１半導体及び第１絶縁体と、
前記第１方向に延び、前記第１絶縁体を介することなく前記第１半導体と対向する第１部分、及び前記第１半導体を介することなく前記第１絶縁体と対向する第２部分を有する第１導電体と、
前記第１部分と前記第１半導体との間に設けられ、前記第２部分と前記第１絶縁体との間には設けられない第１電荷蓄積膜と、
を備えた、
メモリデバイス。
続きを表示（約 1,400 文字）【請求項２】
前記第１半導体及び前記第１絶縁体は、
前記第１方向と交差する第２方向に延び、
前記第１方向及び前記第２方向と交差する第３方向に並ぶ、
請求項１記載のメモリデバイス。
【請求項３】
前記第１位置において、前記第１絶縁体に対して前記第１半導体と反対側に設けられた第２半導体と、
前記第１方向に延び、前記第１絶縁体を介することなく前記第２半導体と対向する第３部分、及び前記第２半導体を介することなく前記第１絶縁体と対向する第４部分を有する第２導電体と、
前記第３部分と前記第２半導体との間に設けられ、前記第４部分と前記第１絶縁体との間には設けられない第２電荷蓄積膜と、
を更に備えた、
請求項２記載のメモリデバイス。
【請求項４】
前記第１導電体と前記第２導電体との間の前記第３方向における長さは、前記第１導電体と前記第１半導体との間の前記第３方向における長さの２倍より短い、
請求項３記載のメモリデバイス。
【請求項５】
前記第１位置において、前記第１半導体に対して前記第１絶縁体と反対側に設けられた第２絶縁体と、
前記第１方向に延び、前記第２絶縁体を介することなく前記第１半導体と対向する第５部分、及び前記第１半導体を介することなく前記第２絶縁体と対向する第６部分を有する第３導電体と、
前記第５部分と前記第１半導体との間に設けられ、前記第６部分と前記第２絶縁体との間には設けられない第３電荷蓄積膜と、
を更に備えた、
請求項３記載のメモリデバイス。
【請求項６】
前記第１導電体と前記第３導電体との間の前記第３方向における長さは、前記第１導電体と前記第２導電体との間の前記第３方向における長さより長い、
請求項５記載のメモリデバイス。
【請求項７】
前記第１半導体及び前記第２半導体は、連続膜である、
請求項３記載のメモリデバイス。
【請求項８】
前記第１方向に延び、前記第１絶縁体を介することなく前記第１半導体と対向する第７部分、及び前記第１半導体を介することなく前記第１絶縁体と対向する第８部分を有し、前記第１導電体と前記第２方向に並ぶ第４導電体と、
前記第７部分と前記第１半導体との間に設けられ、前記第８部分と前記第１絶縁体との間には設けられない第４電荷蓄積膜と、
を更に備えた、
請求項２記載のメモリデバイス。
【請求項９】
前記第１方向における前記第１位置と異なる第２位置に設けられた第３半導体及び第３絶縁体を更に備え、
前記第１導電体は、前記第３絶縁体を介することなく前記第３半導体と対向する第９部分、及び前記第３半導体を介することなく前記第３絶縁体と対向する第１０部分を更に有し、
前記第９部分と前記第３半導体との間に設けられ、前記第１０部分と前記第３絶縁体との間には設けられない第５電荷蓄積膜を更に備えた、
請求項１記載のメモリデバイス。
【請求項１０】
前記第１電荷蓄積膜は、窒化シリコンを含む、
請求項１記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１４７４２１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの集積度を向上させる。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、基板と交差する第１方向における第１位置に設けられた第１半導体及び第１絶縁体と、上記第１方向に延び、上記第１絶縁体を介することなく上記第１半導体と対向する第１部分、及び上記第１半導体を介することなく上記第１絶縁体と対向する第２部分を有する第１導電体と、上記第１部分と上記第１半導体との間に設けられ、上記第２部分と上記第１絶縁体との間には設けられない第１電荷蓄積膜と、を備える。
【図面の簡単な説明】
【０００６】
実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図。
実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。
実施形態に係るメモリセルアレイの断面構造の一例を示す、図３のＩＶ－ＩＶ線に沿った断面図。
実施形態に係るメモリセルトランジスタの断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。
実施形態に係るメモリセルアレイの断面構造の一例を示す、図３のＶＩ－ＶＩ線に沿った断面図。
実施形態に係る選択トランジスタの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図。
実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【０００８】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００９】
１．構成
１．１メモリシステムの構成
図１は、実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤ
ＴＭ
カードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
【００１０】
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホストからの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、ホストから書込みを要求されたデータをメモリデバイス３に書き込む。また、メモリコントローラ２は、ホストから読出しを要求されたデータをメモリデバイス３から読み出してホストに送信する。
（【００１１】以降は省略されています）

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