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公開番号2025045876
公報種別公開特許公報(A)
公開日2025-04-02
出願番号2023153890
出願日2023-09-20
発明の名称半導体記憶装置、及び半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/50 20230101AFI20250326BHJP()
要約【課題】層の撓み、及び傾斜を低減しつつ、耐圧性能の低下を抑制すること。
【解決手段】実施形態の半導体記憶装置は、第1の導電層と第1の絶縁層とが交互に一層ずつ積層され、第1の導電層が、階段状に加工された第1の階段部を含む第1の積層体と、第1の階段部を覆う第1の層間絶縁膜と第1の積層体の上方に設けられ、第2の導電層と第2の絶縁層とが交互に一層ずつ積層され、第2の導電層が階段状に加工された第2の階段部を含む第2の積層体と、第2の階段部を覆う第2層間の絶縁膜と、第1及び第2の積層体をそれぞれ積層方向に貫通する第1、及び第2の板状部と、第1及び第2の板状部の上端部にそれぞれ配置され、第1及び第2の層間絶縁膜のそれぞれを両側で接続する第1及び第2の架橋部と、を備え、第1及び第2の架橋部の下端部は、第1及び第2の積層体のそれぞれにおける最上層の第1及び第2の導電層より上方に位置する。
【選択図】図2B
特許請求の範囲【請求項１】
複数の第１の導電層と複数の第１の絶縁層とが交互に一層ずつ積層され、前記複数の第１の導電層が、前記第１の導電層の積層方向と交差する第１の方向に延びる階段状に加工された第１の階段部を含む第１の積層体と、
前記第１の階段部を覆う第１の層間絶縁膜と、
前記第１の積層体の上方に設けられ、複数の第２の導電層と複数の第２の絶縁層とが交互に一層ずつ積層され、前記複数の第２の導電層が前記第１の階段部と前記第１の方向に連続する階段状に加工された第２の階段部を含む第２の積層体と、
前記第２の階段部を覆う第２の層間絶縁膜と、
前記第１の方向に沿って延びるとともに、前記第１の積層体を前記積層方向に貫通する第１の板状部と、
前記第１の方向に沿って延びるとともに、前記第２の積層体を前記積層方向に貫通して前記第１の板状部の上端部と接続する第２の板状部と、
前記第１の板状部の上端部に配置され、前記第１の層間絶縁膜を前記第１の板状部の両側で接続する第１の架橋部と、
前記第２の板状部の上端部に配置され、前記第２の層間絶縁膜を前記第２の板状部の両側で接続する第２の架橋部と、
を備え、
前記第１及び第２の架橋部の下端部は、前記第１及び第２の積層体のそれぞれにおける最上層の前記第１及び第２の導電層より上方に位置する、
半導体記憶装置。
続きを表示（約 2,000 文字）【請求項２】
前記第１及び第２の板状部と、前記第１の架橋部の少なくとも一部とは導電性物質を含む導電部を有しており、
前記第１の架橋部が有する前記導電部の前記第１の方向と前記積層方向とに交差する第２の方向の幅は、前記第１の板状部が上端部に有する前記導電部の前記第２の方向の幅以下である、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１及び第２の板状部の前記第２の方向の側面は、前記第１の方向に周期性を有する波形形状である、
請求項２に記載の半導体記憶装置。
【請求項４】
前記第１及び第２の板状部は、前記積層方向に延びる複数の柱状部が、前記第１の方向において互いに連結した形状を有する、
請求項３に記載の半導体記憶装置。
【請求項５】
前記第１の架橋部は、ポリシリコン、及び炭窒化シリコンの少なくともいずれかの材料を含み、
前記第２の架橋部は、酸化シリコン、ポリシリコン、及び炭窒化シリコンの少なくともいずれかの材料を含む、
請求項３に記載の半導体記憶装置。
【請求項６】
前記第１の架橋部は、前記第１の方向に並ぶ複数の第１の架橋部を含み、
前記複数の第１の架橋部同士の間隔は少なくとも一部で異なる、
請求項１に記載の半導体記憶装置。
【請求項７】
前記第１の架橋部の少なくとも一部は、前記第２の架橋部の少なくとも一部と前記積層方向に重なり合わない、
請求項１に記載の半導体記憶装置。
【請求項８】
前記第１の架橋部は、前記複数の柱状部を前記第１の方向に跨るように配置され、前記第１の架橋部は、前記第１及び第２の板状部と前記積層方向に接続する、互いに連結しない複数の柱状部を有する、
請求項４に記載の半導体記憶装置。
【請求項９】
複数の第１の導電層と複数の第１の絶縁層とが交互に一層ずつ積層され、前記複数の第１の導電層が、前記第１の導電層の積層方向と交差する第１の方向に延びる階段状に加工された第１の階段部を含む第１の積層体と、
前記第１の階段部を覆う第１の層間絶縁膜と、
前記第１の積層体の上方に設けられ、複数の第２の導電層と複数の第２の絶縁層とが交互に一層ずつ積層され、前記複数の第２の導電層が前記第１の階段部と前記第１の方向に連続する階段状に加工された第２の階段部を含む第２の積層体と、
前記第２の階段部を覆う第２の層間絶縁膜と、
前記第１の方向に沿って延びるとともに、前記第１の積層体を前記積層方向に貫通し、第１の絶縁性材料を有する第１の板状部と、
前記第１の方向に沿って延びるとともに、前記第２の積層体を前記積層方向に貫通して前記第１の板状部の上端部と接続し、前記第１の絶縁性材料を有する第２の板状部と、
前記第１の板状部の上端部に配置され、前記第１の絶縁性材料とは異なる材料を有して、前記第１の層間絶縁膜を前記第１の板状部の両側で接続する架橋部と、
を備え、
前記第１及び第２の板状部の前記第１の方向と前記積層方向とに交差する第２の方向の側面は、前記第１の方向に周期性を有する波形形状であり、
前記架橋部の下端部は、前記第１の積層体における最上層の前記第１の導電層より上方に位置する、
半導体記憶装置。
【請求項１０】
複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層され、前記複数の第２の絶縁層が、前記第２の絶縁層の積層方向と交差する第１の方向に延びる階段状に加工された第１の階段部を含む第１の積層体を形成し、
前記第１の階段部を覆う第１の層間絶縁膜を形成し、
前記第１の積層体を積層方向に貫通し、前記第１の方向に沿って延びる第１の溝部を形成し、
前記第１の溝部の上端部に、前記第１の層間絶縁膜を前記第１の溝部の両側で接続し、かつ前記第２の絶縁層より上方にその下端部が位置する第１の架橋部を形成し、
前記第１の積層体の上方に、前記積層方向に複数の第３の絶縁層と複数の第４の絶縁層とが１層ずつ交互に積層され、前記複数の第４の絶縁層が前記第１の階段部と前記第１の方向に連続する階段状に加工された第２の階段部を含む第２の積層体を形成し、
前記第２の階段部を覆う第２の層間絶縁膜を形成し、
前記第２の積層体を積層方向に貫通し、前記第１の方向に沿って延びる第２の溝部を形成し、
前記第２の溝部の上端部に、前記第２の層間絶縁膜を前記第２の溝部の両側で接続し、かつ前記第４の絶縁層より上方にその下端部が位置する第２の架橋部を形成する、
半導体記憶装置の製造方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置、及び半導体記憶装置の製造方法に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
例えば３次元不揮発性メモリ等の半導体記憶装置には、複数の導電層と複数の絶縁層とが交互に一層ずつ積層された積層体を有するものがある。このような積層体は、それぞれ異なる材料で形成される絶縁層及び犠牲層に溝部を形成し、溝部から処理液を浸透させ、犠牲層を導電層に置換することにより形成される。
【０００３】
ところでこのような半導体記憶装置を形成するプロセスの過程において、種々の材料に生ずる応力を起因とした層の撓み、及び傾斜が生ずることがある。このような撓み、及び傾斜を低減するため、溝部の上部に、両側の材料を支持可能な架橋部を形成することがある。積層体の積層数が増加するほど層内に生ずる応力は増大するため、架橋部の厚膜化が要求されている。
【０００４】
しかしながら、導電層が形成される深さまで架橋部が厚膜化すると、犠牲層を導電層に置換する際に導電層の形成不良が起きる場合がある。この結果、溝部内に形成される金属層と導電層と間の距離が短くなり、耐圧性能が低下することがある。
【先行技術文献】
【特許文献】
【０００５】
特開２０２２－１４６６０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
一つの実施形態は、層の撓み、及び傾斜を低減しつつ、耐圧性能の低下を抑制可能な半導体記憶装置、及び半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
実施形態の半導体記憶装置は、複数の第１の導電層と複数の第１の絶縁層とが交互に一層ずつ積層され、前記複数の第１の導電層が、前記第１の導電層の積層方向と交差する第１の方向に延びる階段状に加工された第１の階段部を含む第１の積層体と、前記第１の階段部を覆う第１の層間絶縁膜と前記第１の積層体の上方に設けられ、複数の第２の導電層と複数の第２の絶縁層とが交互に一層ずつ積層され、前記複数の第２の導電層が前記第１の階段部と前記第１の方向に連続する階段状に加工された第２の階段部を含む第２の積層体と、前記第２の階段部を覆う第２の層間絶縁膜と、前記第１の方向に沿って延びるとともに、前記第１の積層体を前記積層方向に貫通する第１の板状部と、前記第１の方向に沿って延びるとともに、前記第２の積層体を前記積層方向に貫通して前記第１の板状部の上端部と接続する第２の板状部と、前記第１の板状部の上端部に配置され、前記第１の層間絶縁膜を前記第１の板状部の両側で接続する第１の架橋部と、前記第２の板状部の上端部に配置され、前記第２の層間絶縁膜を前記第２の板状部の両側で接続する第２の架橋部と、を備え、前記第１及び第２の架橋部の下端部は、前記第１及び第２の積層体のそれぞれにおける最上層の前記第１及び第２の導電層より上方に位置する。
【図面の簡単な説明】
【０００８】
実施形態１にかかる半導体記憶装置の概略構成を示す一部上面図。
実施形態１にかかるセルアレイ領域の詳細の構成を示す断面図。
実施形態１にかかる階段領域の詳細の構成を示す断面図。
実施形態１にかかる第１の架橋部と第２の架橋部との位置関係を説明する図。
実施形態１にかかる半導体記憶装置の形成方法の手順の一部を例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
比較例にかかる半導体記憶装置のセルアレイ領域の詳細の構成を示す断面図。
実施形態１の変形例にかかる半導体記憶装置のセルアレイ領域の詳細の構成を示す断面図。
実施形態１の変形例にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態２にかかる半導体記憶装置の構成例について説明する一部上面図。
実施形態２にかかる半導体記憶装置の構成例について説明する断面図。
実施形態２にかかる第１の架橋部と第２の架橋部との位置関係を説明する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を例示する図。
実施形態２の変形例１にかかる第１の架橋部の配置例を示す図。
実施形態２の変形例２にかかる第１の架橋部の配置例を示す図。
【発明を実施するための形態】
【０００９】
以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間、または、種々の層の厚さの間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されてよい。
【００１０】
（実施形態１）
図１～３を参照して、実施形態１にかかる半導体記憶装置１の構成例について説明する。本実施形態にかかる半導体記憶装置１は、セルアレイ領域と階段領域とを有している。
（【００１１】以降は省略されています）

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