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公開番号2025037093
公報種別公開特許公報(A)
公開日2025-03-17
出願番号2023143839
出願日2023-09-05
発明の名称半導体装置
出願人株式会社ソシオネクスト
代理人個人,個人
主分類H10D 84/85 20250101AFI20250310BHJP()
要約【課題】回路面積を増大させることなく、ダミートランジスタのダミーゲートと基板とを電気的に接続する。
【解決手段】半導体装置は、基板上に形成され、平面視で第1の方向に延在する第1のフィン及び第2のフィンと、前記第1のフィンに形成された第1の回路および第2の回路と、前記第2のフィンに形成された第1のタップセルと、前記第1の回路と第2の回路の間に配置され、前記第1のフィン及び前記第2のフィンの上に配置され、平面視で前記第1の方向とは異なる第2の方向に延在する第1のダミーゲートと、を有し、前記第1のフィンにおいて前記第1のダミーゲートの下方に位置する領域は、前記第1のタップセルを形成する前記第2のフィンを介して前記第1のダミーゲートと電気的に接続される。
【選択図】図2
特許請求の範囲【請求項１】
基板上に形成され、平面視で第１の方向に延在する第１のフィン及び第２のフィンと、
前記第１のフィンに形成された第１の回路および第２の回路と、
前記第２のフィンに形成された第１のタップセルと、
前記第１の回路と第２の回路の間に配置され、前記第１のフィン及び前記第２のフィンの上に配置され、平面視で前記第１の方向とは異なる第２の方向に延在する第１のダミーゲートと、
を有し、
前記第１のフィンにおいて前記第１のダミーゲートの下方に位置する領域は、前記第１のタップセルを形成する前記第２のフィンを介して前記第１のダミーゲートと電気的に接続される
半導体装置。
続きを表示（約 830 文字）【請求項２】
前記第１のタップセルに配線され、前記第１のダミーゲート及び前記第２のフィンに電気的に接続される第１の電源配線を有する
請求項１に記載の半導体装置。
【請求項３】
前記第１のフィンと前記第２のフィンは、前記第２の方向において隣接して設けられる
請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記基板上に形成され、平面視で前記第１の方向に延在する第３のフィン及び第４のフィンと、
前記第３のフィンに形成された第３の回路及び第４の回路と、
前記第４のフィンに形成された第２のタップセルと、
前記第３の回路と第３の回路の間に配置され、前記第３のフィン及び前記第４のフィンの上に配置され、平面視で前記第２の方向に延在する第２のダミーゲートと、
を有し、
前記第３のフィンにおいて前記第２のダミーゲートの下方に位置する領域は、前記第２のタップセルに含まれる前記第４のフィンを介して前記第２のダミーゲートと電気的に接続される
請求項１に記載の半導体装置。
【請求項５】
前記第２のフィンにおいて、前記第１のダミーゲートの下方に位置する第１の領域の前記第１の方向に隣接する第２の領域は、前記第１のダミーゲートに電気的に接続される
請求項１又は請求項２に記載の半導体装置。
【請求項６】
前記第１のタップセルに配線され、前記第１のダミーゲート及び前記第２のフィンに電気的に接続される第１の電源配線を有し、
前記第２のフィンの前記第２の領域は、前記第１の電源配線に電気的に接続される
請求項５に記載の半導体装置。
【請求項７】
前記第１のダミーゲートは、前記第１のタップセル上で分割され、前記第２の方向の一方と他方とにそれぞれ延在する
請求項１又は請求項２に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
半導体装置において、フィンに設けられた複数のトランジスタの間にダミートランジスタを配置し、ダミートランジスタの両側のトランジスタを電気的に分離することがある。半導体装置では、トランジスタのウェル領域である基板に電源電位を供給するタップセルが設けられる。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１５６２９９４号明細書
米国特許第１１２５７８２６号明細書
米国特許第１０２３６３０２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体デバイスの微細化の進展に伴い、ダミートランジスタにおいてダミーゲートと基板とを電気的に接続する場合、例えば、ダミーゲートと基板とを接続する新たな配線等を設ける必要がある。新たな配線等は、回路面積の増大を招いてしまう。
【０００５】
本発明は、上記の点に鑑みてなされたもので、回路面積を増大させることなく、ダミートランジスタのダミーゲートと基板とを電気的に接続することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様では、半導体装置は、基板上に形成され、平面視で第１の方向に延在する第１のフィン及び第２のフィンと、前記第１のフィンに形成された第１の回路および第２の回路と、前記第２のフィンに形成された第１のタップセルと、前記第１の回路と第２の回路の間に配置され、前記第１のフィン及び前記第２のフィンの上に配置され、平面視で前記第１の方向とは異なる第２の方向に延在する第１のダミーゲートと、を有し、前記第１のフィンにおいて前記第１のダミーゲートの下方に位置する領域は、前記第１のタップセルを形成する前記第２のフィンを介して前記第１のダミーゲートと電気的に接続される。
【発明の効果】
【０００７】
開示の技術によれば、回路面積を増大させることなく、ダミートランジスタのダミーゲートと基板とを電気的に接続することができる。
【図面の簡単な説明】
【０００８】
第１の実施形態における半導体装置のレイアウトの一例を示す図である。
図１のコア回路領域に配置される回路の概要を示す平面図である。
第２の実施形態において、図１のコア回路領域に配置される回路のレイアウトの一例を示す平面図である。
図３のＹ－Ｙ'に沿う断面を示す断面図である。
図３のＸ１－Ｘ１'線に沿う断面及び図３のＸ２－Ｘ２'線に沿う断面を示す断面図である。
図３のレイアウトに含まれる素子により形成される回路の一例を示す回路図である。
第３の実施形態において、図１のコア回路領域に配置される回路のレイアウトの一例を示す平面図である。
【発明を実施するための形態】
【０００９】
以下、図面を用いて実施形態を説明する。以下では、信号を示す符号は、信号線または信号端子を示す符号としても使用される。電源電位を示す符号は、電源電位が供給される電源線または電源端子を示す符号としても使用される。
【００１０】
（第１実施形態）
図１は、第１実施形態における半導体装置のレイアウトの一例を示す。例えば、図１に示す半導体装置１００は、ＳｏＣ（System on Chip）でもよく、単体のＦＰＧＡ（Field-Programmable Gate Array）等でもよい。
（【００１１】以降は省略されています）

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