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公開番号2025041261
公報種別公開特許公報(A)
公開日2025-03-26
出願番号2023148452
出願日2023-09-13
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人,個人
主分類H10D 12/00 20250101AFI20250318BHJP()
要約【課題】半導体装置において、トレンチ端部のホール密度を低減することで電界の増加を抑制し、アバランシェ耐圧を向上した半導体装置を提供すること目的とする。
【解決手段】半導体装置の外周領域40に位置するトレンチ7の延伸方向の外周部において、下部電極10のうち上部電極9よりも外側まで延設されている下部電極の延設部10aを、前記上部電極9の端部を覆うように、前記半導体基板の上面までさらに延設し、トレンチ7の幅を、トレンチ端部7aにおいて最も狭くする。
【選択図】図3
特許請求の範囲【請求項１】
半導体スイッチング素子が構成されている活性領域と、前記活性領域の外側のゲート電極が設けられている外周領域が存在する半導体装置であって、
前記半導体スイッチング素子は、
第１導電型ドリフト層と、
前記第１導電型ドリフト層の上面側に設けられた第２導電型ベース層と、
前記第２導電型ベース層の上面側に設けられた第１導電型ソース層と、
前記第１導電型ドリフト層の下面側に設けられた第２導電型コレクタ層と、
前記第１導電型ソース層と電気的に接続されるエミッタ電極と、
前記第２導電型コレクタ層と電気的に接続されるコレクタ電極と、を備え、
前記第１導電型ソース層の上面から前記第２導電型コレクタ層の下面までの範囲を半導体基板とし、
前記半導体基板の上面から、前記第１導電型ドリフト層に達するまで深さ方向に貫通し、前記活性領域から前記外周領域に向かって延伸する複数のトレンチと、
前記複数のトレンチそれぞれを覆う層間絶縁膜と、をさらに備え、
前記複数のトレンチそれぞれは、
前記トレンチの内部において、絶縁膜を介して、下部電極、境界絶縁膜、および上部電極が順に積層されて２段構造をなし、
前記下部電極は、前記エミッタ電極と電気的に接続され、
前記上部電極は、前記ゲート電極と電気的に接続され、
前記外周領域に位置する前記トレンチの延伸方向の外周部において、前記下部電極のうち前記上部電極よりも外側まで延設されている前記下部電極の延設部が、前記上部電極の端部を覆うように、前記半導体基板の上面までさらに延設され、
前記トレンチの幅は、トレンチ端部において最も狭くなる半導体装置。
続きを表示（約 620 文字）【請求項２】
前記トレンチの幅は、前記トレンチのうち前記下部電極の延設部および前記上部電極の一部に対応する領域において最も狭くなる請求項１に記載の半導体装置。
【請求項３】
前記トレンチの幅は、前記トレンチ端部の先端に向かうにつれて徐々に狭くなる請求項１に記載の半導体装置。
【請求項４】
前記トレンチの幅は、段階的に狭くなる請求項３に記載の半導体装置。
【請求項５】
前記トレンチ端部にテーパーが設けられた請求項３に記載の半導体装置。
【請求項６】
前記トレンチ端部の先端は丸く形成された請求項３に記載の半導体装置。
【請求項７】
前記トレンチの幅は、前記トレンチの幅の最も広い領域の幅から前記トレンチ端部の先端に向かうにつれて徐々に狭くなる請求項１に記載の半導体装置。
【請求項８】
前記トレンチの幅の最も広い領域は、前記上部電極を前記ゲート電極に接続する引上げ領域に存在する請求項７に記載の半導体装置。
【請求項９】
前記トレンチ端部の先端と、隣り合う前記トレンチ端部の先端との間を繋ぐように交差トレンチがさらに設けられ、
前記交差トレンチの内部において、絶縁膜を介して交差電極が設けられ、
前記交差電極は、前記エミッタ電極と電気的に接続される請求項１から８のいずれか１項に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
特許文献１には、トレンチ内部の電極を上下に分割したスプリットゲート構造を有するＭＯＳＦＥＴが備えられた半導体装置が開示されている。特許文献１に記載された発明は、半導体装置の外周部において、トレンチの幅を広くすることで、外周部に位置するトレンチ端部の耐圧を向上させるものである。また、半導体スイッチング素子をＭＯＳＦＥＴ以外のＩＧＢＴとした場合でも、当該発明を適用できる旨が記載されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１２８９４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された半導体装置は、キャリアの動きに対する考慮が不十分である。例として、ターンオフスイッチング時のトレンチ端部におけるホール密度の増加が考えられる。具体的には、ターンオフスイッチング時においてトレンチ端部にホールが高密度で流れ込みトレンチ端部でのホール密度が増加する。そうすると、ホール密度の増加に伴って空間電荷が増加するため、電界が増加しアバランシェが発生する。特にこの現象はバイポーラデバイスにおけるＩＧＢＴ（Insulated Gate Bipolar Transistor）で顕著に発生する。特許文献１に記載された発明をＩＧＢＴに適用した場合、外周部に位置するトレンチ端部において、トレンチの幅が広くなるため、トレンチとトレンチ間の領域が狭くなり、ホール密度が増加しやすい。そのため、ホール密度の増加に伴って電界が増加し、アバランシェ耐圧が低下する。
【０００５】
本開示は上記した問題点を解決するためになされたものであり、トレンチ端部のホール密度を低減することで電界の増加を抑制し、アバランシェ耐圧を向上した半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示に係る半導体装置は、半導体スイッチング素子が構成されている活性領域と、前記活性領域の外側のゲート電極が設けられている外周領域が存在する半導体装置であって、前記半導体スイッチング素子は、第１導電型ドリフト層と、前記第１導電型ドリフト層の上面側に配設された第２導電型ベース層と、前記第２導電型ベース層の上面側に配設された第１導電型ソース層と、前記第１導電型ドリフト層の下面側に配設された第２導電型コレクタ層と、前記第１導電型ソース層と電気的に接続されるエミッタ電極と、前記第２導電型コレクタ層と電気的に接続されるコレクタ電極と、を備え、前記第１導電型ソース層の上面から前記第２導電型コレクタ層の下面までの範囲を半導体基板とし、前記半導体基板の上面から、前記第１導電型ドリフト層に達するまで深さ方向に貫通し、前記活性領域から前記外周領域に向かって延伸する複数のトレンチと、前記複数のトレンチそれぞれを覆う層間絶縁膜と、をさらに備え、前記複数のトレンチそれぞれは、前記トレンチ内部において、絶縁膜を介して、下部電極と、境界絶縁膜、および上部電極が順に積層されて２段構造をなし、前記下部電極は、前記エミッタ電極と電気的に接続され、前記上部電極は、前記ゲート電極と電気的に接続され、前記外周領域に位置する前記トレンチの延伸方向の外周部において、前記下部電極のうち前記上部電極よりも外側まで延設されている下部電極の延設部が、前記上部電極の端部を覆うように、前記半導体基板の上面までさらに延設され、前記トレンチの幅は、前記トレンチ端部において最も狭くなる半導体装置である。
【発明の効果】
【０００７】
本開示に係る半導体装置によれば、トレンチ端部のホール密度を低減することで電界の増加を抑制し、アバランシェ耐圧を向上できる。
【図面の簡単な説明】
【０００８】
実施の形態１に係る半導体装置の全体平面図である。
実施の形態１に係る半導体装置の図１中のＡ―Ａ断面図である。
実施の形態１に係る半導体装置の図１中のＢ－Ｂ断面図である。
実施の形態１に係る半導体装置の図１中のＣにおける拡大平面図である。
実施の形態１に係る半導体装置のトレンチ外周部における拡大平面図である。
実施の形態２に係る半導体装置のトレンチ外周部における拡大平面図である。
実施の形態２に係る半導体装置のトレンチ外周部における拡大平面図である。
実施の形態３に係る半導体装置のトレンチ外周部における拡大平面図である。
実施の形態３に係る半導体装置のトレンチ外周部における拡大平面図である。
実施の形態３に係る半導体装置のトレンチ外周部における拡大平面図である。
実施の形態４に係る半導体装置のトレンチ外周部における拡大平面図である。
【発明を実施するための形態】
【０００９】
＜はじめに＞
以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ
－
型は不純物濃度がｎ型よりも低濃度であることを示し、ｎ
＋
型は不純物濃度がｎ型よりも高濃度であることを示す。同様に、ｐ
－
型は不純物濃度がｐ型よりも低濃度であることを示し、ｐ
＋
型は不純物濃度がｐ型よりも高濃度であることを示す。
【００１０】
また、説明の便宜のため、以下では、図１～図１１に示すように半導体装置１００の幅方向をｘ方向、ｘ方向に対して交差する半導体装置１００の奥行方向をｙ方向、半導体装置１００の厚み方向もしくは深さ方向、つまりｘｙ平面に対する法線方向をｚ方向として説明する。
（【００１１】以降は省略されています）

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