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公開番号2025047767
公報種別公開特許公報(A)
公開日2025-04-03
出願番号2023156463
出願日2023-09-21
発明の名称半導体装置及び半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 12/00 20230101AFI20250326BHJP()
要約【課題】品質の良い半導体装置を製造することが可能な半導体装置及び半導体記憶装置を提供する。
【解決手段】半導体装置は、第1端及び第2端を有し、前記第2端から前記第1端へ向かう第1方向に延伸する酸化物半導体と、前記酸化物半導体の前記第1端に接する第1電極と、前記酸化物半導体の前記第2端に接する第2電極と、前記酸化物半導体の前記第1端と前記第2端との間において、第1絶縁膜を介して前記酸化物半導体を包囲するゲート電極と、前記ゲート電極の前記第1方向側に設けられ、前記第1絶縁膜を介して前記酸化物半導体を包囲する第2絶縁膜と、を備え、前記ゲート電極及び前記第2絶縁膜によって前記酸化物半導体の少なくとも一部が収容される穴部が形成され、前記穴部の内壁には、前記第1方向の反対方向に向いた段差面が形成される。
【選択図】図3
特許請求の範囲【請求項１】
第１端及び第２端を有し、前記第２端から前記第１端へ向かう第１方向に延伸する酸化物半導体と、
前記酸化物半導体の前記第１端に接する第１電極と、
前記酸化物半導体の前記第２端に接する第２電極と、
前記酸化物半導体の前記第１端と前記第２端との間において、第１絶縁膜を介して前記酸化物半導体を包囲するゲート電極と、
前記ゲート電極の前記第１方向側に設けられ、前記第１絶縁膜を介して前記酸化物半導体を包囲する第２絶縁膜と、を備え、
前記ゲート電極及び前記第２絶縁膜によって前記酸化物半導体の少なくとも一部が収容される穴部が形成され、
前記穴部の内壁には、前記第１方向の反対方向に向いた段差面が形成される、
半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記第１絶縁膜は、前記第１電極に接する、
請求項１に記載の半導体装置。
【請求項３】
前記段差面は、前記ゲート電極と前記第１電極との間に位置する、
請求項１に記載の半導体装置。
【請求項４】
前記ゲート電極の前記第１方向側の面と、前記段差面とは、揃っている、
請求項１に記載の半導体装置。
【請求項５】
前記半導体装置は、
少なくとも前記ゲート電極と前記第１絶縁膜との間に位置し、前記第１方向側の端部及び前記反対方向側の端部がそれぞれ前記段差面及び第２電極と接する第３絶縁膜をさらに備える、
請求項１に記載の半導体装置。
【請求項６】
前記半導体装置は、
前記第１方向と交わる第２方向に沿って設けられる複数の前記酸化物半導体を備え、
前記ゲート電極は、前記第２方向に沿って延伸し、かつ、複数の前記第１絶縁膜をそれぞれ介して前記複数の前記酸化物半導体を包囲し、
前記ゲート電極は、前記酸化物半導体を包囲する第１部分と、２つの前記第１部分を連結する第２部分と、を含み、
前記第２部分の幅は、第１部分の幅より狭い、
請求項１に記載の半導体装置。
【請求項７】
第１端及び第２端を有し、前記第２端から前記第１端へ向かう第１方向に延伸する複数の酸化物半導体と、
前記複数の前記酸化物半導体の前記第１端にそれぞれ接する複数の第１電極と、
前記複数の前記酸化物半導体の前記第２端にそれぞれ接する複数の第２電極と、
前記第１方向と交わる第２方向に沿って延伸し、かつ、前記第２方向に沿って設けられる複数の前記酸化物半導体の各々の前記第１端と前記第２端との間において、複数の第１絶縁膜をそれぞれ介して前記酸化物半導体を包囲するゲート電極と、
前記ゲート電極に対する前記第１方向の反対方向に設けられる第４絶縁膜と、
前記第２方向に隣接する２つの前記酸化物半導体間において、前記第４絶縁膜に対する前記第１方向の反対方向に設けられる第５絶縁膜と、を備え、
前記第５絶縁膜のエッチングレートは、前記第４絶縁膜のエッチングレートより大きい、
半導体装置。
【請求項８】
前記半導体装置は、
前記第１方向及び前記第２方向と交わる第３方向に繰り返し設けられる複数の前記ゲート電極と、
前記複数の前記ゲート電極を含む第１層と、
前記第４絶縁膜を含む第２層と、
前記第５絶縁膜を含む第３層と、
前記第３方向に隣接する２つの前記酸化物半導体間に位置し、前記第２方向に沿って延伸し、前記第１層、前記第２層及び前記第３層を分断する第６絶縁膜と、をさらに備える、
請求項７に記載の半導体装置。
【請求項９】
前記半導体装置は、
前記第２電極間に設けられる第７絶縁膜をさらに備え、
前記第６絶縁膜は、前記第７絶縁膜に接する、
請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極は、前記酸化物半導体を包囲する第１部分と、２つの前記第１部分を連結する第２部分と、を含み、
前記第２部分の幅は、第１部分の幅より狭い、
請求項７に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置及び半導体記憶装置に関する。
続きを表示（約 6,100 文字）【背景技術】
【０００２】
半導体素子の中には、インジウム及び錫を含む金属酸化物を電極に用いるものがある。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開ＵＳ２０２２／０２８５３５０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
金属酸化物が電極に用いられる半導体素子の製造プロセスにおいて、品質の良い半導体装置を製造する技術が求められる。
【０００５】
本開示は、品質の良い半導体装置を製造することが可能な半導体装置及び半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本開示に係る半導体装置は、第１端及び第２端を有し、前記第２端から前記第１端へ向かう第１方向に延伸する酸化物半導体と、前記酸化物半導体の前記第１端に接する第１電極と、前記酸化物半導体の前記第２端に接する第２電極と、前記酸化物半導体の前記第１端と前記第２端との間において、第１絶縁膜を介して前記酸化物半導体を包囲するゲート電極と、前記ゲート電極の前記第１方向側に設けられ、前記第１絶縁膜を介して前記酸化物半導体を包囲する第２絶縁膜と、を備え、前記ゲート電極及び前記第２絶縁膜によって前記酸化物半導体の少なくとも一部が収容される穴部が形成され、前記穴部の内壁には、前記第１方向の反対方向に向いた段差面が形成される。
【０００７】
本開示に係る半導体装置は、第１端及び第２端を有し、前記第２端から前記第１端へ向かう第１方向に延伸する複数の前記酸化物半導体と、前記複数の前記酸化物半導体の前記第１端にそれぞれ接する複数の第１電極と、前記複数の前記酸化物半導体の前記第２端にそれぞれ接する複数の第２電極と、前記第２方向に沿って延伸し、かつ、前記第２方向に沿って設けられる複数の前記酸化物半導体の各々の前記第１端と前記第２端との間において、複数の第１絶縁膜をそれぞれ介して前記酸化物半導体を包囲するゲート電極と、前記ゲート電極に対する前記第１方向の反対方向に設けられる第４絶縁膜と、前記第２方向に隣接する２つの前記酸化物半導体間において、前記第４絶縁膜に対する前記第１方向の反対方向に設けられる第５絶縁膜と、を備え、前記第５絶縁膜のエッチングレートは、前記第４絶縁膜のエッチングレートより大きい。
【０００８】
本開示に係る半導体記憶装置は、前記半導体装置と、前記第１電極又は前記第２電極に接続される第１キャパシタ電極と、前記第１キャパシタ電極と対向する第２キャパシタ電極と、前記第１キャパシタ電極と前記第２キャパシタ電極との間に設けられる誘電膜と、を備える。
【図面の簡単な説明】
【０００９】
第１実施形態に係るメモリセルアレイの回路構成例を説明するための回路図である。
第１実施形態に係る半導体記憶装置の構造例を説明するための断面模式図であり、ＺＸ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第１例の半導体装置のＺＸ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第１例の半導体装置のＹＺ面に平行な断面図を示す。
図３及び図４に示す切断線Ｖ―Ｖにおける断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第１例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第２例の半導体装置のＺＸ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第２例の半導体装置のＹＺ面に平行な断面図を示す。
第１実施形態第２例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第２例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第３例の半導体装置のＺＸ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第３例の半導体装置のＹＺ面に平行な断面図を示す。
第１実施形態第３例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第３例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第４例の半導体装置のＺＸ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第４例の半導体装置のＹＺ面に平行な断面図を示す。
第１実施形態第４例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第４例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第５例の半導体装置のＺＸ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第５例の半導体装置のＹＺ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第６例の半導体装置のＺＸ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第６例の半導体装置のＹＺ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第７例の半導体装置のＺＸ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第７例の半導体装置のＹＺ面に平行な断面図を示す。
第１実施形態第７例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第７例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態第７例の半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第１実施形態第７例の半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第８例の半導体装置のＺＸ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第８例の半導体装置のＹＺ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第９例の半導体装置のＺＸ面に平行な断面図を示す。
第１実施形態に係る半導体装置の構造例を説明するための断面模式図であり、第１実施形態第９例の半導体装置のＹＺ面に平行な断面図を示す。
第２実施形態に係る半導体装置の構造例を説明するための断面模式図であり、ＺＸ面に平行な断面図を示す。
第２実施形態に係る半導体装置の構造例を説明するための断面模式図であり、ＹＺ面に平行な断面図を示す。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＺＸ面に平行な断面図である。
第２実施形態に係る半導体装置の製造プロセスを示すＹＺ面に平行な断面図である。
【発明を実施するための形態】
【００１０】
以下、添付図面を参照しながら本実施形態について説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
（【００１１】以降は省略されています）

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