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公開番号2025045921
公報種別公開特許公報(A)
公開日2025-04-02
出願番号2023153972
出願日2023-09-20
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類H10B 12/00 20230101AFI20250326BHJP()
要約【課題】好適に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数の第1半導体層と、第1配線と、複数の第1半導体層と第1配線との間に積層された複数の第2半導体層と、複数の第1及び第2半導体層に接続された第1ビア配線と、複数の第1半導体層に接続された複数の第1メモリ部と、複数の第1半導体層に対向する複数の第1ゲート電極と、複数の第1ゲート電極に接続された複数の第2配線と、複数の第1メモリ部と第1配線との間に積層され、複数の第2半導体層に接続された複数の第1接続電極と、複数の第1ゲート電極と第1配線との間に積層され、複数の第2半導体層に対向する複数の第2ゲート電極と、複数の第2配線と第1配線との間に積層され、複数の第2ゲート電極に接続された複数の第3配線と、複数の第1メモリ部に共通に接続された第4配線と、複数の第1接続電極に共通に接続された第5配線とを備える。
【選択図】図10
特許請求の範囲【請求項１】
積層方向に積層された複数の第１半導体層と、
前記複数の第１半導体層に対して前記積層方向の一方側に設けられ、前記積層方向と交差する第１方向に延伸する第１配線と、
前記複数の第１半導体層と、前記第１配線と、の間に設けられ、前記積層方向に積層された複数の第２半導体層と、
前記積層方向に延伸し、前記複数の第１半導体層及び前記複数の第２半導体層に電気的に接続された第１ビア配線と、
前記積層方向に積層され、前記複数の第１半導体層にそれぞれ電気的に接続された複数の第１メモリ部と、
前記積層方向に積層され、前記複数の第１半導体層にそれぞれ対向する複数の第１ゲート電極と、
前記積層方向に積層され、前記積層方向及び前記第１方向に交差する第２方向に延伸し、前記複数の第１ゲート電極にそれぞれ電気的に接続された複数の第２配線と、
前記複数の第１メモリ部と、前記第１配線と、の間に設けられ、前記積層方向に積層され、前記複数の第２半導体層にそれぞれ電気的に接続された複数の第１接続電極と、
前記複数の第１ゲート電極と、前記第１配線と、の間に設けられ、前記積層方向に積層され、前記複数の第２半導体層にそれぞれ対向する複数の第２ゲート電極と、
前記複数の第２配線と、前記第１配線と、の間に設けられ、前記積層方向に積層され、前記第２方向に延伸し、前記複数の第２ゲート電極にそれぞれ電気的に接続された複数の第３配線と、
前記積層方向に延伸し、前記複数の第１メモリ部に電気的に共通に接続された第４配線と、
前記積層方向に延伸し、前記複数の第１接続電極に電気的に共通に接続された第５配線と
を備える
半導体記憶装置。
続きを表示（約 1,500 文字）【請求項２】
前記複数の第１メモリ部は、前記複数の第１接続電極に最も近い、第２メモリ部を含み、
前記複数の第１接続電極は、前記複数の第１メモリ部に最も近い、第２接続電極を含み、
前記第４配線は、前記積層方向において前記第１配線に近い側に、第１面を備え
前記第１面は、前記第２メモリ部の前記第２接続電極側の面よりも前記第１配線に近く、
前記第１面は、前記第２接続電極の前記第２メモリ部側の面よりも前記第１配線から遠い
請求項１記載の半導体記憶装置。
【請求項３】
前記第１ビア配線は、前記積層方向において前記第１配線に近い側に、第２面を備え、
前記第５配線は、前記積層方向において前記第１配線に近い側に、第３面を備え、
前記第３面は、前記第２面よりも前記第１配線に近い
請求項１記載の半導体記憶装置。
【請求項４】
前記第３面は、前記第１配線に接する
請求項３記載の半導体記憶装置。
【請求項５】
前記第５配線は、前記第１配線に電気的に接続されている
請求項１記載の半導体記憶装置。
【請求項６】
前記第５配線は、前記積層方向において前記第１配線から遠い側に、第４面を備え、
前記第４面は、前記第２メモリ部の前記第２接続電極側の面より前記第１配線に近く、
前記第４面は、前記第２接続電極の前記第２メモリ部と反対側の面よりも前記第１配線から遠い
請求項２記載の半導体記憶装置。
【請求項７】
前記複数の第１メモリ部は、前記複数の第１接続電極に２番目に近い、第３メモリ部を含み、
前記複数の第１接続電極は、前記複数の第１メモリ部に２番目に近い、第３接続電極を含み、
前記第２メモリ部と、前記第３メモリ部と、の間に設けられた、第１絶縁層と、
前記第２接続電極と、前記第３接続電極と、の間に設けられた、第２絶縁層と、
前記第２メモリ部と、前記第２接続電極と、の間に設けられた第３絶縁層と
を備え、
前記第３絶縁層の前記積層方向の厚さは、前記第１絶縁層の前記積層方向の厚さよりも大きく、
前記第３絶縁層の前記積層方向の厚さは、前記第２絶縁層の前記積層方向の厚さよりも大きい
請求項２記載の半導体記憶装置。
【請求項８】
前記第５配線は、前記第４配線と、前記第１配線と、の間に設けられる
請求項１記載の半導体記憶装置。
【請求項９】
前記複数の第１半導体層と前記第１方向に離間して、前記積層方向に積層された複数の第３半導体層と、
前記複数の第２半導体層と前記第１方向に離間して、前記積層方向に積層された複数の第４半導体層と、
前記積層方向に延伸し、前記複数の第３半導体層及び前記複数の第４半導体層に電気的に接続された第２ビア配線と、
前記積層方向に積層され、前記複数の第３半導体層にそれぞれ電気的に接続された複数の第４メモリ部と、
前記複数の第４メモリ部と、前記第１配線と、の間に設けられ、前記積層方向に積層され、前記複数の第４半導体層にそれぞれ電気的に接続された複数の第４接続電極と
を備え、
前記第５配線は、前記複数の第４接続電極、に電気的に共通に接続されている
請求項１記載の半導体記憶装置。
【請求項１０】
前記第５配線は、前記複数の第１メモリ部と、前記第１配線と、の間に設けられる
請求項１記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 3,800 文字）【背景技術】
【０００２】
半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／００６８９３３号明細書
米国特許出願公開第２０２０／０３０３４００号明細書
米国特許出願公開第２０２２／０００５８３０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
好適に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、積層方向に積層された複数の第１半導体層と、複数の第１半導体層に対して積層方向の一方側に設けられ、積層方向と交差する第１方向に延伸する第１配線と、複数の第１半導体層と、第１配線と、の間に設けられ、積層方向に積層された複数の第２半導体層と、積層方向に延伸し、複数の第１半導体層及び複数の第２半導体層に電気的に接続された第１ビア配線と、積層方向に積層され、複数の第１半導体層にそれぞれ電気的に接続された複数の第１メモリ部と、積層方向に積層され、複数の第１半導体層にそれぞれ対向する複数の第１ゲート電極と、積層方向に積層され、積層方向及び第１方向に交差する第２方向に延伸し、複数の第１ゲート電極にそれぞれ電気的に接続された複数の第２配線と、複数の第１メモリ部と、第１配線と、の間に設けられ、積層方向に積層され、複数の第２半導体層にそれぞれ電気的に接続された複数の第１接続電極と、複数の第１ゲート電極と、第１配線と、の間に設けられ、積層方向に積層され、複数の第２半導体層にそれぞれ対向する複数の第２ゲート電極と、複数の第２配線と、第１配線と、の間に設けられ、積層方向に積層され、第２方向に延伸し、複数の第２ゲート電極にそれぞれ電気的に接続された複数の第３配線と、積層方向に延伸し、複数の第１メモリ部に電気的に共通に接続された第４配線と、積層方向に延伸し、複数の第１接続電極に電気的に共通に接続された第５配線とを備える。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
同半導体記憶装置の構成を示す模式的な回路図である。
同半導体記憶装置の一部の構成を示す模式的な斜視図である。
メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図である。
トランジスタ層ＴＬの一部の構成を示す模式的なＸＹ断面図である。
メモリ層ＭＬの一部の構成を示す模式的なＸＹ断面図である。
図６に示す構造をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た断面図である。
トランジスタ層ＴＬの一部の構成を示す模式的なＸＹ断面図である。
図８に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た断面図である。
第１実施形態に係る半導体記憶装置の構成を示す模式的な断面図である。
同半導体記憶装置の構成を示す模式的な断面図である。
同半導体記憶装置の製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
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同製造方法について説明するための模式的な断面図である。
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第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
同半導体記憶装置の一部の構成を示す模式的な断面図である。
その他の実施形態に係る半導体記憶装置の一部の構成を示す模式的な断面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に電気的に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に電気的に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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