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公開番号2024134097
公報種別公開特許公報(A)
公開日2024-10-03
出願番号2023044207
出願日2023-03-20
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 13/00 20060101AFI20240926BHJP(情報記憶)
要約【課題】メモリデバイスの特性を向上する。
【解決手段】実施形態のメモリデバイスは、ビット線及びワード線に接続され、第1のビット、第2のビット及び第3のビットを含む第1のデータを記憶するメモリセルと、ビット線電圧VBLと第1の参照電圧VrefHとの第1の比較を行い、ビット線電圧VBLと第1の参照電圧VrefHより低い第2の参照電圧VrefLとの第2の比較を行い、第1の比較の結果と第2の比較との結果に基づいて、メモリセルから第1のデータを読み出すセンスアンプ回路と、を含む。センスアンプ回路SAは、センスアンプ回路SAの動作の開始から第1の時刻taまでの第1の期間T1において、ビット線電圧VBLが第1の参照電圧VrefH以下となった場合において第1のコードを有する第2のデータを保持し、第1の期間T1の後において、第1のデータを保持する
【選択図】図18
特許請求の範囲【請求項１】
ビット線及びワード線に接続され、第１のビット、第２のビット及び第３のビットを含む第１のデータを記憶するメモリセルと、
前記ビット線のビット線電圧と第１の参照電圧との第１の比較を行い、前記ビット線電圧と前記第１の参照電圧より低い第２の参照電圧との第２の比較を行い、及び前記第１の比較の結果と前記第２の比較の結果とに基づいて前記メモリセルから前記第１のデータを読み出すセンスアンプ回路と、
を具備し、
前記センスアンプ回路は、
前記センスアンプ回路の動作の開始から第１の時刻までの第１の期間において、前記ビット線電圧が前記第１の参照電圧以下となった場合、第１のコードを有する第２のデータを保持し、
前記第１の期間の後において、前記第１のデータを保持する、
メモリデバイス。
続きを表示（約 3,100 文字）【請求項２】
前記センスアンプ回路は、
前記第１のビットを保持する第１のデータ保持回路と、
前記第２のビットを保持する第２のデータ保持回路と、
前記第３のビットを保持する第３のデータ保持回路と、
前記第２のデータ保持回路からの第１の信号に応じて、前記第１のデータ保持回路のデータ保持状態、前記第２のデータ保持回路のデータ保持状態、及び前記第３のデータ保持回路のデータ保持状態を制御する制御回路と、
を含む、
請求項１に記載のメモリデバイス。
【請求項３】
前記制御回路は、
前記第１の信号及び前記第１の比較の結果に応じた第２の信号の第１のＡＮＤ演算を行う第１のＡＮＤゲートと、
前記第２の比較の結果に応じた第３の信号及び前記第２の比較が有効である期間を示す第４の信号の第２のＡＮＤ演算を行う第２のＡＮＤゲートと、
前記第１のＡＮＤ演算の結果及び前記第２のＡＮＤ演算の結果のＯＲ演算を行い、前記ＯＲ演算の結果に基づく第５の信号を前記第１、第２及び第３のデータ保持回路に出力する、ＯＲゲートと、
を含む、
請求項２に記載のメモリデバイス。
【請求項４】
前記センスアンプ回路は、
前記第１の参照電圧に関する或る時刻における前記第１のビットの値を示す第１の制御信号、及び、前記第２の参照電圧に関する或る時刻における前記第１のビットの値を示す第２の制御信号のうちいずれか一方を、前記第１のデータ保持回路に出力する第１のマルチプレクサと、
前記第１の参照電圧に関する或る時刻における前記第２のビットの値を示す第３の制御信号、及び、前記第２の参照電圧に関する或る時刻における前記第２のビットの値を示す第４の制御信号のうちいずれか一方を、前記第２のデータ保持回路に出力する第２のマルチプレクサと、
前記第１の参照電圧に関する或る時刻における前記第３のビットの値を示す第５の制御信号、及び、前記第２の参照電圧に関する或る時刻における前記第３のビットの値を示す第６の制御信号のうちいずれか一方を、前記第３のデータ保持回路に出力する第３のマルチプレクサと、
請求項２に記載のメモリデバイス。
【請求項５】
前記第１のマルチプレクサは、前記第１の信号と相補の関係を有する第６の信号に応じて、前記第１の制御信号及び前記第２の制御信号のいずれか一方を選択し、
前記第２のマルチプレクサは、前記第６の信号に応じて、前記第３の制御信号及び前記第４の制御信号のいずれか一方を選択し、
前記第３のマルチプレクサは、前記第６の信号に応じて、前記第５の制御信号及び前記第６の制御信号のいずれか一方を選択する、
請求項４に記載のメモリデバイス。
【請求項６】
前記第１のビットは、前記第１のデータの最上位のビットであり、
前記第２のビットは、前記第１のデータにおける前記第１のビットと前記第３のビットとの間のビットであり、
前記第３のビットは、前記第１のデータの最下位ビットであり、
前記第１のデータ保持回路は、前記第１の信号と相補の関係を有する第６の信号を、前記第１のビットとして保持する、
請求項２に記載のメモリデバイス。
【請求項７】
前記第２のデータ保持回路は、前記第１の信号及び第６の信号を保持し、
前記第６の信号は、前記第１の信号と相補の関係を有し、且つ、前記第２のビットに関連付けられ、
前記第１の信号の初期値は、第１の信号レベルであり、
前記第６の信号の初期値は、前記第１の信号レベルより低い第２の信号レベルである、
請求項２に記載のメモリデバイス。
【請求項８】
前記メモリセルが第１の抵抗状態を有する場合、前記メモリセルは、“１１１”データを記憶し、
前記メモリセルが前記第１の抵抗状態より高い第２の抵抗状態を有する場合、前記メモリセルは、“１０１”データを記憶し、
前記メモリセルが前記第２の抵抗状態より高い第３の抵抗状態を有する場合、前記メモリセルは、“１００”データを記憶し、
前記メモリセルが前記第３の抵抗状態より高い第４の抵抗状態を有する場合、前記メモリセルは、“１１０”データを記憶し、
前記メモリセルが前記第４の抵抗状態より高い第５の抵抗状態を有する場合、前記メモリセルは、“０１０”データを記憶し、
前記メモリセルが前記第５の抵抗状態より高い第６の抵抗状態を有する場合、前記メモリセルは、“０１１”データを記憶し、
前記メモリセルが前記第６の抵抗状態より高い第７の抵抗状態を有する場合、前記メモリセルは、“００１”データを記憶し、
前記メモリセルが前記第７の抵抗状態より高い第８の抵抗状態を有する場合、前記メモリセルは、“０００”データを記憶し、
前記第１のコードは、“０１０”である、
請求項１に記載のメモリデバイス。
【請求項９】
ビット線及びワード線に接続され、第１のビット、第２のビット及び第３のビットを含む第１のデータを記憶するメモリセルと、
前記ビット線のビット線電圧と第１の参照電圧との第１の比較を行い、前記ビット線電圧と前記第１の参照電圧より低い第２の参照電圧との第２の比較を行い、及び前記第１の比較の結果と前記第２の比較の結果とに基づいて前記メモリセルから前記第１のデータを読み出すセンスアンプ回路と、
を具備し、
前記第１のビットは、前記第１のデータの最上位のビットであり、
前記第２のビットは、前記第１のデータにおける前記第１のビットと前記第３のビットとの間のビットであり、
前記第３のビットは、前記第１のデータの最下位ビットであり、
前記センスアンプ回路は、
前記第１の比較の結果から得られる第１の信号に基づいて、前記第１のビットの値を判定する第１の判定回路と、
前記第１の信号の反転信号である第２の信号、前記第２の比較の結果から得られる第３の信号及び前記第１のビットに基づいて、前記第２のビットの値及び前記第３のビットの値を判定する第２の判定回路と、
を含む、
メモリデバイス。
【請求項１０】
前記第１の判定回路は、
前記第１の信号及び第１の制御信号の第１のＯＲ演算を行うＯＲゲートと、
前記第１のＯＲ演算の結果に応じて、前記第１のビットの前記値を保持する第１のデータ保持回路と、
を含み、
前記第２の判定回路は、
前記第２の信号及び第２の制御信号の第２のＯＲ演算を行う第２のＯＲゲートと
前記第３の信号及び第３の制御信号の第３のＯＲ演算を行う第３のＯＲゲートと、
前記第１のビットの前記値に基づいて、前記第２のＯＲ演算の結果及び前記第３のＯＲ演算のうちいずれか一方を選択するマルチプレクサと、
前記マルチプレクサの選択に応じて、前記第３のビットの前記値を保持する第２のデータ保持回路と、
前記第２のデータ保持回路からの出力信号に応じて、前記第２のビットの前記値を保持する第３のデータ保持回路と、
を含む、
請求項９に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
続きを表示（約 4,100 文字）【背景技術】
【０００２】
ＲｅＲＡＭ（Resistive Random Access Memory）素子、合金型ＰＣＭ（Phase Change Memory）素子、ｉＰＣＭ（Interfacial Phase Change Memory）素子、及びＣＢＲＡＭ（Conduction Bridge RAM）素子等の抵抗変化型メモリ素子が集積化されたメモリデバイスが提案されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－６１６９１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの読み出し動作の特性を向上する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、ビット線及びワード線に接続され、第１のビット、第２のビット及び第３のビットを含む第１のデータを記憶するメモリセルと、前記ビット線のビット線電圧と第１の参照電圧との第１の比較を行い、前記ビット線電圧と前記第１の参照電圧より低い第２の参照電圧との第２の比較を行い、前記第１の比較の結果と前記第２の比較との結果に基づいて、前記メモリセルに記憶されたデータを読み出すセンスアンプ回路と、を含み、前記センスアンプ回路は、前記センスアンプ回路の動作の開始から第１の時刻までの第１の期間において、前記ビット線電圧が前記第１の参照電圧以下となった場合において第１のコードを有する第２のデータを保持し、前記第１の期間の後において、前記第１のデータを保持する。
【図面の簡単な説明】
【０００６】
第１の実施形態のメモリデバイスを説明するためのブロック図。
第１の実施形態のメモリデバイスのメモリセルアレイの回路図。
第１の実施形態のメモリデバイスのメモリセルの動作を示す図。
第１の実施形態のメモリデバイスのメモリセルの動作を示す図。
第１の実施形態のメモリデバイスのメモリセルアレイの断面図。
図５のＡ－Ａ線に沿う断面図。
図６のＢ－Ｂ線に沿う断面図。
第１の実施形態のメモリデバイスにおける、メモリセルの抵抗状態と記憶されるデータとの関係を示す図。
第１の実施形態のメモリデバイスのセンスアンプの構成例を示すブロック図。
第１の実施形態のメモリデバイスのセンスアンプのセンスアンプ回路の構成例を示すブロック図。
第１の実施形態のメモリデバイスのセンスアンプ回路の構成例を示すブロック図。
第１の実施形態のメモリデバイスのセンスアンプ回路の構成例を示すブロック図。
第１の実施形態のメモリデバイスのセンスアンプ回路の構成例を示すブロック図。
第１の実施形態のメモリデバイスの読み出し動作を説明するための図。
第１の実施形態のメモリデバイスの読み出し動作の概略を示す回路図。
第１の実施形態のメモリデバイスの読み出し動作の概略を示す断面図。
第１の実施形態のメモリデバイスの読み出し動作の概略を示す波形図。
第１の実施形態のメモリデバイスにおける、ビット線電圧の時間変化と複数の制御信号の時間変化とを示す図。
第１の実施形態のメモリデバイスにおける、センスアンプ回路の動作例を示すタイミングチャート。
第１の実施形態のメモリデバイスにおける、センスアンプ回路の動作例を示すタイミングチャート。
第１の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第１の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第１の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第１の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第１の実施形態のメモリデバイスにおける、センスアンプ回路の動作例を示すタイミングチャート。
第１の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第１の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第１の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第１の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第１の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第２の実施形態のメモリデバイスにおける、メモリセルの抵抗状態と記憶されるデータとの関係を示す図。
第２の実施形態のメモリデバイスのセンスアンプ回路の構成例を示すブロック図。
第２の実施形態のメモリデバイスにおける、ビット線電圧の時間変化と複数の制御信号の時間変化とを示す図。
第２の実施形態のメモリデバイスにおける、センスアンプ回路の動作例を示すタイミングチャート。
第２の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第２の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第２の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第２の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第２の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第２の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第２の実施形態のメモリデバイスにおける、センスアンプ回路の動作例を示すタイミングチャート。
第２の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第２の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第２の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第２の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第２の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスにおける、メモリセルの抵抗状態と記憶されるデータとの関係を示す図。
第３の実施形態のメモリデバイスのセンスアンプ回路の構成例を示すブロック図。
第３の実施形態のメモリデバイスにおける、ビット線電圧の時間変化と複数の制御信号の時間変化とを示す図。
第３の実施形態のメモリデバイスにおける、センスアンプ回路の動作例を示すタイミングチャート。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスの動作例を説明するためのタイミングチャート。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第３の実施形態のメモリデバイスのセンスアンプ回路の動作時の状態を示す模式図。
第４の実施形態のメモリデバイスのセンスアンプ回路の構成例を示すブロック図。
【発明を実施するための形態】
【０００７】
図１乃至図７０を参照して、実施形態のメモリデバイスについて、説明する。
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００９】
（実施形態）
（１）第１の実施形態
図１乃至図３０を参照して、第１の実施形態のメモリデバイスについて、説明する。
【００１０】
（ａ）構成例
＜ａ－１＞メモリシステムの全体構成
図１を参照して、本実施形態のメモリメモリデバイスを含むメモリシステムの全体構成について、説明する。
（【００１１】以降は省略されています）

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