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公開番号2024135839
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046722
出願日2023-03-23
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 16/26 20060101AFI20240927BHJP(情報記憶)
要約【課題】消費電力を低減することが可能な半導体記憶装置が提供される。
【解決手段】半導体記憶装置は、メモリセルアレイと入出力回路との間に設けられるセンスアンプと、を備える。センスアンプは、データレジスタ部と、マルチプレクサ部と、センスアンプ部と、を有する。データレジスタ部は、第1ノードと、第2ノードと、を有する。第1ノードは、マルチプレクサ部に接続されて、保持すべきデータに応じてマルチプレクサ部から信号線を介して供給される電圧を保持する。第2ノードは、センスアンプ部に接続されて、第1ノードに保持されている電圧レベルを反転させた電圧レベルを保持する。データレジスタ部は、マルチプレクサ部が第1ノードに第2電圧を印加して第1ノードを第2電圧に保持させた後、第1ノードを第2電圧から第1電圧に遷移させる。
【選択図】図8
特許請求の範囲【請求項１】
複数のメモリセルトランジスタを含むメモリセルアレイと、
前記メモリセルアレイと入出力回路との間に設けられるセンスアンプと、を備え、
前記センスアンプは、
第１電圧が動作電圧として印加されて、前記メモリセルトランジスタに書き込むデータ、及び前記メモリセルトランジスタから読み出されたデータを一時的に保持するデータレジスタ部と、
前記第１電圧よりも低い第２電圧が動作電圧として印加されて、前記入出力回路と前記データレジスタ部との間に設けられるマルチプレクサ部と、
読み込み時に前記メモリセルトランジスタに記憶されているデータをセンスして前記データレジスタ部に保持させる一方、書き込み時に前記データレジスタ部に保持されているデータを前記メモリセルトランジスタに記憶させるセンスアンプ部と、を有し、
前記データレジスタ部は、
前記マルチプレクサ部に接続されて、保持すべきデータに応じて前記マルチプレクサ部から信号線を介して供給される電圧を保持する第１ノードと、
前記センスアンプ部に接続されて、前記第１ノードに保持されている電圧レベルを反転させた電圧レベルを保持する第２ノードと、を有し、
前記マルチプレクサ部が前記第１ノードに前記第２電圧を印加して前記第１ノードを前記第２電圧に保持させた後、前記第１ノードを前記第２電圧から前記第１電圧に遷移させる
半導体記憶装置。
続きを表示（約 1,800 文字）【請求項２】
前記データレジスタ部は、
前記第１電圧が印加される第１電源電圧ノードと、
前記第１電源電圧ノード及び前記第１ノードに接続される第１トランジスタと、を有し、
前記第１トランジスタを制御する制御部を更に備え、
前記制御部は、
前記マルチプレクサ部から前記第１ノードに印加される前記第２電圧を前記第１ノードに保持する際に前記第１トランジスタをオフ状態にし、
前記第１ノードを前記第２電圧に保持した後、前記第１トランジスタをオン状態にして、前記第１ノードを前記第２電圧から前記第１電圧に遷移させる
請求項１に記載の半導体記憶装置。
【請求項３】
前記データレジスタ部は、
前記第１電圧が印加される第１電源電圧ノードと、
前記第１電源電圧ノード及び前記第１ノードに接続される第１トランジスタと、
前記第１トランジスタを制御する制御部と、を備え、
前記制御部は、
前記マルチプレクサ部から前記第１ノードに印加される前記第２電圧を前記第１ノードに保持する際に、前記第１電圧と接地電圧との中間の電圧である第３電圧を前記第１トランジスタのゲートに印加し、
前記第１ノードを前記第２電圧に保持した後、前記ゲートに前記第３電圧を印加した状態を継続して、前記第１ノードを前記第２電圧から前記第１電圧に遷移させる
請求項１に記載の半導体記憶装置。
【請求項４】
前記マルチプレクサ部は、
並列接続されたＰチャネル型トランジスタ及びＮチャネル型トランジスタを有し、前記信号線と前記データレジスタ部との間に配置されるトランスファーゲートと、
当該半導体記憶装置のパワーオン時に前記信号線を接地電圧に設定する接地電圧設定回路と、を有する
請求項１に記載の半導体記憶装置。
【請求項５】
前記マルチプレクサ部は、
電圧生成回路から前記第２電圧が印加される第２電源電圧ノードと、
前記接地電圧が印加される第３電源電圧ノードと、
前記第２電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか一方により構成される第２トランジスタと、
前記第３電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか他方により構成される第３トランジスタと、を有し、
前記接地電圧設定回路は、当該半導体記憶装置のパワーオン時に、前記第２トランジスタをオフさせることが可能な信号を前記第２トランジスタのゲートに入力し、且つ前記第３トランジスタをオンさせることが可能な信号を前記第３トランジスタのゲートに入力することにより、前記信号線の電圧を接地電圧に設定する
請求項４に記載の半導体記憶装置。
【請求項６】
前記マルチプレクサ部は、
電圧生成回路から前記第２電圧が印加される第２電源電圧ノードと、
前記接地電圧が印加される第３電源電圧ノードと、
前記第２電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか一方により構成される第２トランジスタと、
前記第３電源電圧ノードと前記信号線との間に設けられ、Ｎチャネル型トランジスタ及びＰチャネル型トランジスタのいずれか他方により構成される第３トランジスタと、を有し、
前記接地電圧設定回路は、
前記第２電源電圧ノードと前記第２トランジスタとの間に設けられる第４トランジスタと、
前記第３電源電圧ノードと前記信号線との間に設けられる第５トランジスタと、を有し、
当該半導体記憶装置のパワーオン時に、前記第４トランジスタがオフ状態になり、且つ前記第５トランジスタがオン状態になることにより、前記信号線を接地電圧に設定する
請求項４に記載の半導体記憶装置。
【請求項７】
前記メモリセルアレイと、複数の第１貼合パッドとを有する第１チップと、
前記センスアンプと、複数の第２貼合パッドとを有する第２チップと、を備え、
前記第１チップ及び前記第２チップは、前記第１貼合パッドと前記第２貼合パッドとが接合されて互いに貼合されている
請求項１に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－２９３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
開示された実施形態によれば、消費電力を低減することが可能な半導体記憶装置が提供される。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数のメモリセルトランジスタを含むメモリセルアレイと、メモリセルアレイと入出力回路との間に設けられるセンスアンプと、を備える。センスアンプは、データレジスタ部と、マルチプレクサ部と、センスアンプ部と、を有する。データレジスタ部は、第１電圧が動作電圧として印加されて、メモリセルトランジスタに書き込むデータ、及びメモリセルトランジスタから読み出されたデータを一時的に保持する。マルチプレクサ部は、第１電圧よりも低い第２電圧が動作電圧として印加されて、入出力回路とデータレジスタ部との間に設けられる。センスアンプ部は、読み込み時にメモリセルトランジスタに記憶されているデータをセンスしてデータレジスタ部に保持させる一方、書き込み時にデータレジスタ部に保持されているデータをメモリセルトランジスタに記憶させる。データレジスタ部は、第１ノードと、第２ノードと、を有する。第１ノードは、マルチプレクサ部に接続されて、保持すべきデータに応じてマルチプレクサ部から信号線を介して供給される電圧を保持する。第２ノードは、センスアンプ部に接続されて、第１ノードに保持されている電圧レベルを反転させた電圧レベルを保持する。データレジスタ部は、マルチプレクサ部が第１ノードに第２電圧を印加して第１ノードを第２電圧に保持させた後、第１ノードを第２電圧から第１電圧に遷移させる。
【図面の簡単な説明】
【０００６】
第１実施形態のメモリシステムの概略構成を示すブロック図。
第１実施形態の半導体記憶装置の概略構成を示すブロック図。
第１実施形態の半導体記憶装置のデータ書き込み時の動作例を示すタイミングチャート。
第１実施形態の半導体記憶装置の構成を示す回路図。
第１実施形態の半導体記憶装置の断面構造を示す断面図。
第１実施形態のセンスアンプの構成を示すブロック図。
第１実施形態のセンスアンプ部の概略構成を示すブロック図。
第１実施形態のデータレジスタ部の構成を示す回路図。
第１実施形態のデータレジスタ部及び入出力回路の構成を示すブロック図。
第１実施形態のセンスアンプ部の構成を示すブロック図。
（Ａ）～（Ｋ）は、第１実施形態の半導体記憶装置の動作例を示すタイミングチャート。
第１実施形態のデータレジスタ部の動作例を示す回路図。
第１実施形態のデータレジスタ部の動作例を示す回路図。
（Ａ）～（Ｋ）は、第１実施形態の半導体記憶装置の動作例を示すタイミングチャート。
（Ａ）～（Ｄ）は、第１実施形態の半導体記憶装置の動作例を示すタイミングチャート。
第２実施形態の変形例のセンスアンプ部の構成を示すブロック図。
他の実施形態の半導体記憶装置の断面構造を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
１第１実施形態
第１実施形態の半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
【０００８】
１．１メモリシステムの構成
図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１、及び半導体記憶装置２を備えている。半導体記憶装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２が一つのみ図示されているが、実際のメモリシステムには半導体記憶装置２が複数設けられている。
【０００９】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
【００１０】
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、あるいはビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むように半導体記憶装置２に指示する。
（【００１１】以降は省略されています）

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