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公開番号2024132778
公報種別公開特許公報(A)
公開日2024-10-01
出願番号2023103230
出願日2023-06-23
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/16 20060101AFI20240920BHJP(情報記憶)
要約【課題】動作速度の高い記憶装置を提供する。
【解決手段】記憶装置は、メモリセルと、第1配線と、第1スイッチと、第2配線と、第2スイッチと、第3配線と、第3スイッチと、を含む。メモリセルは、第1端及び第2端を有する。第1配線は、第1端と接続されている。第1スイッチは、第1配線と第1電圧を受ける第1ノードとの間に接続されている。第2配線は、第2端と接続されている。第2スイッチは、第2配線と接続された第3端と、第4端と、を有する。第3配線は、第4端と接続されている。第3スイッチは、第3配線と、第1電圧と異なる低い第2電圧を受ける第2ノードとの間に接続されている。第1配線及び第2配線に第2電圧と第1電圧の間の第3電圧が印加される。第3スイッチがオンされた後かつ第3電圧の印加の後に、第3スイッチがオフされるとともに第2スイッチがオンされる。第3電圧の上記印加の後に、上記第1スイッチがオフされる。
【選択図】図7
特許請求の範囲【請求項１】
第１端及び第２端を有するメモリセルと、
前記第１端と接続された第１配線と、
前記第１配線と第１電圧を受ける第１ノードとの間に接続された第１スイッチと、
前記第２端と接続された第２配線と、
前記第２配線と接続された第３端と、第４端と、を有する第２スイッチと、
前記第４端と接続された第３配線と、
前記第３配線と、前記第１電圧と異なる第２電圧を受ける第２ノードとの間に接続された第３スイッチと、
を備え、
前記第１配線及び前記第２配線に前記第２電圧と前記第１電圧の間の第３電圧が印加され、
前記第３スイッチがオンされた後かつ前記第３電圧の前記印加の後に、前記第３スイッチがオフされるとともに前記第２スイッチがオンされ、
前記第３電圧の前記印加の後に、前記第１スイッチがオフされる、
記憶装置。
続きを表示（約 1,600 文字）【請求項２】
前記第１スイッチがオフされている間、前記第１配線は電気的にフローティングしている、
請求項１に記載の記憶装置。
【請求項３】
前記第３スイッチがオフされているとともに前記第２スイッチがオンされている間、前記第２配線は電気的にフローティングしている、
請求項２に記載の記憶装置。
【請求項４】
前記第３スイッチがオフされているとともに前記第２スイッチがオンされている間、前記第２配線は電気的にフローティングしている、
請求項１に記載の記憶装置。
【請求項５】
第１期間の間、前記第１スイッチ及び前記第２スイッチはオフに維持され、
前記第１期間の後の第２期間の間、前記第２スイッチはオフに維持され、前記第１スイッチはオンに維持され、
前記第２期間の後の第３期間の間、前記第１スイッチ及び前記第２スイッチはオフに維持され、
前記第３期間の終わりまで、前記第３スイッチはオンに維持され、
前記第３期間の後の第４期間の間、前記第１スイッチ及び前記第３スイッチはオフに維持され、前記第２スイッチはオンに維持される、
請求項１に記載の記憶装置。
【請求項６】
前記第１配線と前記第３電圧を受ける第３ノードとの間に接続された第４スイッチと、
前記第２配線と前記第３ノードとの間に接続された第５スイッチと、
をさらに備え、
前記第１期間の間、前記第４スイッチ及び前記第５スイッチはオンに維持され、
前記第２期間の間及び前記第３期間の間、前記第４スイッチはオフに維持され、前記第５スイッチはオンに維持され、
前記第４期間の間、前記第４スイッチ及び前記第５スイッチはオフに維持される、
請求項５に記載の記憶装置。
【請求項７】
前記第２配線と、前記第２電圧を受けるノードとの間に接続された第６スイッチをさらに備え、
前記第１期間、前記第２期間、及び前記第３期間の間、前記第６スイッチは、オフに維持され、
前記第４期間の間、前記第６スイッチはオンに維持される、
請求項５に記載の記憶装置。
【請求項８】
前記第１ノードと前記第１スイッチとの間に接続された第４配線と、
前記第４配線と前記第１ノードとの間に接続された第７スイッチと、
をさらに備え、
前記第１期間の前の第５期間の間、前記第１スイッチ及び前記第２スイッチはオフに維持され、前記第７スイッチはオンに維持され、
前記第１期間の間、前記第７スイッチはオンに維持され、
前記第２期間、前記第３期間、及び前記第４期間の間、前記第７スイッチはオフに維持される、
請求項５に記載の記憶装置。
【請求項９】
前記メモリセルは、可変抵抗材料を含み、
前記可変抵抗材料は、第５端と第６端とを含み、前記第５端から前記第６端に向かって正の第５電圧を受けると前記第５端と前記第６端との間に第１抵抗を有し、前記第５端から前記第６端に向かって前記第５電圧より低い正の第６電圧を受けると前記第５端と前記第６端との間に前記第１抵抗より低い第２抵抗を有し、前記第６端から前記第５端に向かって正の第７電圧を受けると前記第５端と前記第６端との間に第３抵抗を有し、前記第６端から前記第５端に向かって前記第７電圧より低い正の第８電圧を受けると前記第５端と前記第６端との間に前記第３抵抗より低い第４抵抗を有する、
請求項１乃至８のいずれか１項に記載の記憶装置。
【請求項１０】
前記メモリセルは、
第１強磁性層と、
第２強磁性層と、
前記第１強磁性層と前記第２強磁性層との間の絶縁層と、
をさらに含む、
請求項９に記載の記憶装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、概して記憶装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
磁気抵抗効果素子を用いた記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１５５１８６
【発明の概要】
【発明が解決しようとする課題】
【０００４】
動作速度の高い記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一実施形態による記憶装置は、メモリセルと、第１配線と、第１スイッチと、第２配線と、第２スイッチと、第３配線と、第３スイッチと、を含む。上記メモリセルは、第１端及び第２端を有する。上記第１配線は、上記第１端と接続されている。上記第１スイッチは、上記第１配線と第１電圧を受ける第１ノードとの間に接続されている。上記第２配線は、上記第２端と接続されている。上記第２スイッチは、上記第２配線と接続された第３端と、第４端と、を有する。上記第３配線は、上記第４端と接続されている。上記第３スイッチは、上記第３配線と、上記第１電圧と異なる低い第２電圧を受ける第２ノードとの間に接続されている。上記第１配線及び上記第２配線に上記第２電圧と上記第１電圧の間の第３電圧が印加される。上記第３スイッチがオンされた後かつ上記第３電圧の上記印加の後に、上記第３スイッチがオフされるとともに上記第２スイッチがオンされる。上記第３電圧の上記印加の後に、上記第１スイッチがオフされる。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態の記憶装置の機能ブロックを示す。
図２は、第１実施形態の記憶装置のメモリセルアレイの回路図である。
図３は、第１実施形態の記憶装置のメモリセルアレイの一部の斜視図である。
図４は、第１実施形態の記憶装置のメモリセルの構造の例の断面を示す。
図５は、第１実施形態の記憶装置のメモリセルの電圧と電流の特性の曲線の例を示す。
図６は、第１実施形態の記憶装置の読出し回路の構成要素及び構成要素の接続の例を示す。
図７は、第１実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。
図８は、第１実施形態の記憶装置のデータ読み出しの間の一状態を示す。
図９は、第１実施形態の記憶装置のデータ読み出しの間の一状態を示す。
図１０は、参考用の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。
図１１は、第２実施形態の記憶装置の読出し回路の構成要素及び構成要素の接続の例を示す。
図１２は、第２実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。
図１３は、第３実施形態の記憶装置の読出し回路の構成要素及び構成要素の接続の例を示す。
図１４は、第３実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。
図１５は、第４実施形態のメモリセルアレイの回路図である。
図１６は、第４実施形態の記憶装置の一部の斜視図である。
図１７は、第４実施形態の記憶装置の読出し回路の構成要素及び構成要素の接続の例を示す。
図１８は、第４実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。
図１９は、第５実施形態の記憶装置の機能ブロックを示す。
図２０は、第５実施形態の記憶装置のコア回路の機能ブロックを示す。
図２１は、第５実施形態の記憶装置のセレクタの構成要素及び構成要素の接続を示す。
図２２は、第５実施形態の記憶装置のサブコア回路セットの機能ブロックを示す。
図２３は、第５実施形態の記憶装置のセレクタの構成要素及び構成要素の接続を示す。
図２４は、第５実施形態の記憶装置のサブコア回路の機能ブロックを示す。
図２５は、第５実施形態の記憶装置のセレクタの構成要素及び構成要素の接続を示す。
図２６は、第５実施形態の記憶装置の読出し回路の構成要素及び構成要素の接続の例を示す。
図２７は、第５実施形態の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。
図２８は、第５実施形態の変形例の記憶装置の読出し回路の構成要素及び構成要素の接続の例を示す。
図２９は、第５実施形態の変形例の記憶装置のデータ読み出しの間のいくつかの信号の状態を時間に沿って示す。
【発明を実施するための形態】
【０００７】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。或る実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
【０００８】
図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なり得る。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれ得る。
【０００９】
本明細書及び特許請求の範囲において、或る第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時或いは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
【００１０】
以下、ｘｙｚ直交座標系が用いられて、実施形態が記述される。以下の記述において、「下」との記述及びそれから派生する語及びそれに関連する語は、ｚ軸上のより小さい座標の位置を指し、「上」との記述及びそれから派生する語及びそれに関連する語は、ｚ軸上のより大きい座標の位置を指す。
（【００１１】以降は省略されています）

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