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公開番号2024135364
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023046001
出願日2023-03-22
発明の名称メモリシステム
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/16 20060101AFI20240927BHJP(情報記憶)
要約【課題】データの誤りへの耐性の高いメモリシステムを提供する。
【解決手段】一実施形態によるメモリシステムは、磁気メモリと、メモリコントローラとを含む。磁気メモリは、第1方向に延びる複数の磁性体を含む。複数の磁性体の各々は、第1方向に並ぶ複数の部分を含む。メモリコントローラは、エンコーダを含む。エンコーダは、複数の第1データセクションから第1符号語を生成する。第1符号語は、複数の第1データセクション及び第1符号語中のランクに基づく数の誤りを訂正する第1誤り訂正符号パリティを含み、複数の列とそれぞれ関連付けられた複数の第1ビット列を含む。複数の第1ビット列の各々は複数の行とそれぞれ関連付けられた複数のビットを含む。メモリコントローラは、複数の第1ビット列を、複数の磁性体に、複数の第1ビット列の各々が複数の磁性体の重複しない1つに書き込まれるように、それぞれ書き込む。
【選択図】図11
特許請求の範囲【請求項１】
第１方向に延びる複数の磁性体を含むメモリであって、前記複数の磁性体の各々は前記第１方向に並ぶ複数の部分を含むメモリと、
複数の第１データセクションから第１符号語を生成するエンコーダであって、前記第１符号語は、前記複数の第１データセクション及び前記第１符号語中のランクに基づく数の誤りを訂正する第１誤り訂正符号パリティを含み、前記第１符号語は、複数の列とそれぞれ関連付けられた複数の第１ビット列を含み、前記複数の第１ビット列の各々は複数の行とそれぞれ関連付けられた複数のビットを含む、エンコーダを含み、
前記複数の第１ビット列を、前記複数の磁性体に、前記複数の第１ビット列の各々が前記複数の磁性体の重複しない１つに書き込まれるように、それぞれ書き込む、
メモリコントローラと、
を備えるメモリシステム。
続きを表示（約 1,000 文字）【請求項２】
前記メモリコントローラは、複数の第１タイプデータを受け取り、
前記複数の第１データセクションは、前記複数の第１タイプデータのそれぞれのセクションの組である、
請求項１に記載のメモリシステム。
【請求項３】
前記メモリコントローラは、第１サイズのデータを最小の単位とする書込みの要求を受け取り、
前記複数の第１タイプデータの各々は、前記第１サイズを有する、
請求項２に記載のメモリシステム。
【請求項４】
前記メモリコントローラは、前記複数の第１タイプデータを前記メモリシステムの外部から受け取る、
請求項３に記載のメモリシステム。
【請求項５】
前記複数の第１ビット列は、ｎ（ただし、ｎは２以上の整数）個の第１ビット列からなり、
前記複数の第１タイプデータの１つの全てのセクションは、前記複数の第１ビット列のうちのｍ（ただし、ｍはｎ未満の整数）個のビット列に含まれる、
請求項４に記載のメモリシステム。
【請求項６】
前記メモリコントローラは、第１タイプデータを前記メモリシステムの外部から受け取り、
前記複数の第１データセクションのサブセットは、前記第１タイプデータと第２タイプデータとの組のセクションである、
請求項１に記載のメモリシステム。
【請求項７】
前記第２タイプデータは、前記第１タイプデータの巡回冗長検査符号を含む、
請求項６に記載のメモリシステム。
【請求項８】
前記メモリコントローラは、第２符号語を生成し、
前記第２符号語は、前記第２符号語中のランクに基づく数の誤りを訂正する第２誤り訂正符号パリティを含み、複数の列とそれぞれ関連付けられた複数の第２ビット列を含み、
前記複数の第１ビット列の１つ、及び前記複数の第２ビット列の１つから第３符号語を生成し、
第３符号語を前記複数の磁性体の１つに書き込む、
請求項１に記載のメモリシステム。
【請求項９】
前記第２符号語は、ＢＣＨ符号である、
請求項８に記載のメモリシステム。
【請求項１０】
前記第１誤り訂正符号パリティは、各々が前記複数の列のそれぞれに対応する複数の第３ビット列を含み、
前記複数の第１ビット列の各々は、前記複数の第３ビット列の各々を含む、
請求項１に記載のメモリシステム。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、概してメモリシステムに関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
メモリとメモリコントローラを含んだメモリシステムが知られている。メモリの例は、磁性体の細線を用いた磁気メモリを含む。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１，３４７，５８４号明細書
【非特許文献】
【０００４】
Ernest M. Gabidulin、“Rank Codes”、TUM. University Press、２０２１年５月、ＵＲＬ＜https://mediatum.ub.tum.de/doc/1601193/1601193.pdf＞
萩原学、“モダン代数的符号と呼ばれるネットワーク誤り訂正符号”、京都大学数理解析研究所講究録第１９５６巻、２０１５年、ｐ.７５－９３、ＵＲＬ＜https://www.kurims.kyoto-u.ac.jp/~kyodo/kokyuroku/contents/pdf/1956-09.pdf＞
【発明の概要】
【発明が解決しようとする課題】
【０００５】
データの誤りへの耐性の高いメモリシステムを提供しようとするものである。
【課題を解決するための手段】
【０００６】
一実施形態によるメモリシステムは、メモリと、メモリコントローラとを含む。上記メモリは、第１方向に延びる複数の磁性体を含む。上記複数の磁性体の各々は上記第１方向に並ぶ複数の部分を含む。上記メモリコントローラは、エンコーダを含む。上記エンコーダは、複数の第１データセクションから第１符号語を生成する。上記第１符号語は、上記複数の第１データセクション及び上記第１符号語中のランクに基づく数の誤りを訂正する第１誤り訂正符号パリティを含み、複数の列とそれぞれ関連付けられた複数の第１ビット列を含む。上記複数の第１ビット列の各々は複数の行とそれぞれ関連付けられた複数のビットを含む。上記メモリコントローラは、上記複数の第１ビット列を、上記複数の磁性体に、上記複数の第１ビット列の各々が上記複数の磁性体の重複しない１つに書き込まれるように、それぞれ書き込む。
【図面の簡単な説明】
【０００７】
図１は、第１実施形態のメモリシステムを含んだ情報処理システムの機能ブロックを示す。
図２は、第１実施形態のメモリシステムの機能ブロック及び機能ブロックの接続を示す。
図３は、第１実施形態のメモリシステムの磁気メモリの機能ブロック及び機能ブロックの接続を示す。
図４は、第１実施形態のメモリシステムのメモリセルアレイの構成要素を示す。
図５は、第１実施形態のメモリシステムのメモリセルアレイの一部の構造の例を示す。
図６は、第１実施形態のメモリシステムの磁性体の構造の例を示す。
図７は、第１実施形態のメモリシステムの誤り訂正回路の機能ブロックを示す。
図８は、第１実施形態のメモリシステムの一部の或る動作の間の変化を示す。
図９は、第１実施形態のメモリシステムで使用される誤り訂正符号の符号語の生成において使用される単位を概念的に示す。
図１０は、第１実施形態のメモリシステムで使用される符号語の幾つかのパラメータを示す。
図１１は、第１実施形態のメモリシステムでのデータが記憶される領域の例を示す。
図１２は、第１実施形態のメモリシステムでの第１タイプ符号語の生成のための情報データの分割を概念的に示す。
図１３は、第１実施形態のメモリシステムでのユーザーデータの記憶のためのデータに対する操作を概念的に示す。
図１４は、第１実施形態のメモリシステムでのエンコードによって生成されるデータの第１例を示す。
図１５は、第１実施形態のメモリシステムでのエンコードによって生成されるデータの第２例を示す。
図１６は、第１実施形態のメモリシステムでのエンコードによって生成されるデータの例を示す。
図１７は、第１実施形態のメモリシステムでのデコードによって生成されるデータの例を示す。
図１８は、第１実施形態のメモリシステムでのデコードによって生成されるデータの例を示す。
図１９は、第１実施形態のメモリシステムでの或る動作のフローを示す。
図２０は、第１実施形態のメモリシステムでの或る動作のフローを示す。
図２１は、磁壁メモリでの意図と異なる磁壁シフトの第１パターンを示す。
図２２は、磁壁メモリでの意図と異なる磁壁シフトの第２パターンを示す。
【発明を実施するための形態】
【０００８】
以下に実施形態が図面を参照して記述される。或る実施形態又は相違する実施形態での略同一の機能及び構成を有する複数の構成要素は、互いに区別されるために、参照符号の末尾にさらなる数字又は文字が付加される場合がある。
【０００９】
各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれか又は両者を組み合せたものとして実現されることが可能である。また、各機能ブロックが、以下の例のように区別されていることは必須ではない。一部の機能が、例示の機能ブロックとは別の機能ブロックによって実行されてもよいし、細かい機能サブブロックに分割されていてもよい。
【００１０】
実施形態の方法のフローにおけるいずれのステップも、例示の順序に限定されず、そうでないと示されない限り、例示の順序とは異なる順序で及び（又は）別のステップと並行して起こることが可能である。
（【００１１】以降は省略されています）

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