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公開番号2024136330
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023047415
出願日2023-03-23
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人きさらぎ国際特許事務所
主分類G11C 29/02 20060101AFI20240927BHJP(情報記憶)
要約【課題】不良を好適に検出可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、積層方向(Z)に積層され積層方向と交差する第1方向に延伸する複数の導電層(WL)と、積層方向に延伸し複数の導電層と対向する複数の半導体柱と、複数の導電層と複数の半導体柱との間に設けられた複数の電荷蓄積膜と、複数の導電層に対して積層方向の一方側に設けられ第1方向に並び複数の半導体柱と電気的に接続された複数の配線と、複数の配線のうちの複数の第1配線(BL)に電気的に接続された複数のセンスアンプユニット(SAU)と、複数の配線のうちの複数の第2配線(DBL)に電気的に共通に接続されたノード(N1)と、を備える。複数のセンスアンプユニットのうちの一つは、a(aは1以上の整数)本の第1配線に電気的に接続されている。ノードは、b(bはaより大きい2以上の整数)本の第2配線に電気的に接続されている。
【選択図】図9

特許請求の範囲【請求項１】
基板と、
前記基板の表面と交差する積層方向に積層され、前記積層方向と交差する第１方向に延伸する複数の導電層と、
前記積層方向に延伸し、前記複数の導電層と対向する複数の半導体柱と、
前記複数の導電層と、前記複数の半導体柱と、の間に設けられた複数の電荷蓄積膜と、
前記複数の導電層に対して前記積層方向の一方側に設けられ、前記第１方向に並び、前記複数の半導体柱と電気的に接続された複数の配線と、
前記複数の配線のうちの複数の第１配線に電気的に接続された複数のセンスアンプユニットと、
前記複数の配線のうちの複数の第２配線に電気的に共通に接続されたノードと
を備え、
前記複数のセンスアンプユニットのうちの一つは、ａ（ａは１以上の整数）本の前記第１配線に電気的に接続され、
前記ノードは、ｂ（ｂはａより大きい２以上の整数）本の前記第２配線に電気的に接続されている
半導体記憶装置。
続きを表示（約 370 文字）【請求項２】
前記ノードを介して前記複数の第２配線に電気的に共通に接続された第１トランジスタを更に備える
請求項１記載の半導体記憶装置。
【請求項３】
前記第１トランジスタを介して前記複数の第２配線に電気的に接続された外部パッド電極を更に備える
請求項２記載の半導体記憶装置。
【請求項４】
前記第１トランジスタを介して前記複数の第２配線に電気的に接続された電流検知回路を更に備える
請求項２記載の半導体記憶装置。
【請求項５】
前記複数の第２配線に電気的に接続された複数の第２トランジスタを更に備え、
前記ノードは、前記複数の第２トランジスタを介して、前記複数の第２配線に電気的に共通に接続されている
請求項１記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
基板と、基板の表面と交差する方向に積層された複数の導電層と、これら複数の導電層に対向する半導体柱と、複数の導電層及び半導体柱の間に設けられた電荷蓄積膜と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許第１１３０９３９４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
不良を好適に検出可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する積層方向に積層され積層方向と交差する第１方向に延伸する複数の導電層と、積層方向に延伸し複数の導電層と対向する複数の半導体柱と、複数の導電層と複数の半導体柱との間に設けられた複数の電荷蓄積膜と、複数の導電層に対して積層方向の一方側に設けられ第１方向に並び複数の半導体柱と電気的に接続された複数の配線と、複数の配線のうちの複数の第１配線に電気的に接続された複数のセンスアンプユニットと、複数の配線のうちの複数の第２配線に電気的に共通に接続されたノードと、を備える。複数のセンスアンプユニットのうちの一つは、ａ（ａは１以上の整数）本の第１配線に電気的に接続されている。ノードは、ｂ（ｂはａより大きい２以上の整数）本の第２配線に電気的に接続されている。
【図面の簡単な説明】
【０００６】
パッケージ１０の構造を示す模式的な側面図である。
パッケージ１０の構造を示す模式的な平面図である。
メモリダイＭＤの一部の構成を示す模式的な回路図である。
メモリセルアレイＭＣＡの一部の構成を示す模式的な平面図である。
メモリセルアレイＭＣＡの一部の構成を示す模式的な平面図である。
メモリセルアレイＭＣＡの一部の構成を示す模式的な平面図である。
メモリセルアレイＭＣＡの一部の構成を示す模式的な斜視図である。
メモリセルアレイＭＣＡの一部の構成を示す模式的な断面図である。
周辺回路ＰＣの一部の構成を示す模式的な回路図である。
周辺回路ＰＣの一部の構成を示す模式的な回路図である。
周辺回路ＰＣの一部の構成を示す模式的な回路図である。
メモリダイＭＤの製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
同製造方法について説明するための模式的な断面図である。
導電層１１０－半導体柱１２０間の短絡の一因について説明するための模式的な断面図である。
導電層１１０－半導体柱１２０間の短絡の一因について説明するための模式的な断面図である。
第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第３実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第４実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第５実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第６実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第７実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第８実施形態に係るメモリダイＭＤ８の模式的な平面図である。
メモリダイＭＤ８の一部の構成を示す模式的な平面図である。
メモリダイＭＤ８の一部の構成を示す模式的な断面図である。
メモリダイＭＤ８の一部の構成を示す模式的な平面図である。
メモリダイＭＤ８の一部の構成を示す模式的な平面図である。
メモリダイＭＤ８の一部の構成を示す模式的な断面図である。
メモリダイＭＤ８の一部の構成を示す模式的な断面図である。
メモリダイＭＤ８の一部の構成を示す模式的な平面図である。
第９実施形態に係るメモリダイＭＤ９の模式的な分解斜視図である。
メモリダイＭＤ９の一部の構成を示す模式的な底面図である。
メモリダイＭＤ９の一部の構成を示す模式的な底面図である。
メモリダイＭＤ９の一部の構成を示す模式的な断面図である。
メモリダイＭＤ９の一部の構成を示す模式的な底面図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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