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公開番号2024113993
公報種別公開特許公報(A)
公開日2024-08-23
出願番号2023019325
出願日2023-02-10
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/22 20060101AFI20240816BHJP(情報記憶)
要約【課題】メモリの信頼性を向上する。
【解決手段】実施形態のメモリは、第1及び第2トランジスタ間に接続され且つ強誘電体トランジスタを含む複数の第1メモリセルと、第3及び第4トランジスタ間に接続され且つ強誘電体トランジスタを含む複数の第2のメモリセルと、第1トランジスタに接続された第1セレクトゲート線と、第3トランジスタに接続された第2セレクトゲート線と、複数の第1及び第2メモリセルのゲートに接続された複数のワード線と、第1及び第2トランジスタの一端に接続されたビット線と、消去シーケンスを制御する回路と、を含み、回路は、正の電圧値の第1電圧をビット線に印加し、第1電圧より高い正の電圧値の第2電圧を第1及び第2セレクトゲート線に印加し、第1電圧より高い正の電圧値の第3電圧を非選択ワード線に印加し、第1電圧より低い第4電圧を選択ワード線に印加する。
【選択図】図13
特許請求の範囲【請求項１】
第１のセレクトトランジスタと、第２のセレクトトランジスタと、前記第１のセレクトトランジスタと前記第２のセレクトトランジスタとの間に直列に接続され且つ第１の強誘電体トランジスタをそれぞれ含む複数の第１のメモリセルと、を含む第１のストリングと、
第３のセレクトトランジスタと、第４のセレクトトランジスタと、前記第３のセレクトトランジスタと前記第４のセレクトトランジスタとの間に直列に接続され且つ第２の強誘電体トランジスタをそれぞれ含む複数の第２のメモリセルと、を含む第２のストリングと、
前記第１のセレクトトランジスタのゲートに接続された第１のセレクトゲート線と、
前記第３のセレクトトランジスタのゲートに接続された第２のセレクトゲート線と、
前記複数の第１のメモリセルのゲートのそれぞれ、及び、前記複数の第２のメモリセルのゲートのそれぞれに接続された複数のワード線と、
前記第１のセレクトトランジスタの一端及び前記第３のセレクトトランジスタの一端に接続されたビット線と、
前記第２のセレクトトランジスタの一端及び前記第４のセレクトトランジスタの一端に接続されたソース線と、
消去シーケンスを制御する回路と、
を具備し、
前記回路は、前記消去シーケンスにおいて、
正の電圧値を有する第１の電圧を、前記ビット線に印加し、
前記第１の電圧より高い正の電圧値を有する第２の電圧を、前記第１のセレクトゲート線及び前記第２のセレクトゲート線のそれぞれに印加し、
前記第１の電圧より高い正の電圧値を有する第３の電圧を、前記複数のワード線のうち複数の第１の非選択ワード線に印加し、
前記第１の電圧より低い第４の電圧を、前記複数のワード線のうち第１の選択ワード線に印加する、
メモリデバイス。
続きを表示（約 1,000 文字）【請求項２】
前記消去シーケンスにおいて、消去パルスが、前記第１の選択ワード線に接続された前記第１及び第２のメモリセルに、供給され、
前記消去パルスは、前記第１の電圧と前記第４の電圧との間の電位差に基づいた負の極性を有する、
請求項１に記載のメモリデバイス。
【請求項３】
前記第１の選択ワード線に接続された第１及び第２のメモリセルのゲートの電位は、前記第１の選択ワード線に接続された前記第１及び第２のメモリセルのチャネル端の電位より低い、
請求項１に記載のメモリデバイス。
【請求項４】
前記消去シーケンスにおいて、
前記第１のセレクトトランジスタのゲートの電位は、前記第１のセレクトトランジスタの前記一端の電位より高く、
前記第３のセレクトトランジスタのゲートの電位は、前記第３のセレクトトランジスタの前記一端の電位より高い、
請求項１に記載のメモリデバイス。
【請求項５】
前記消去シーケンスにおいて、前記第１及び第３のセレクトトランジスタは、オンする、
請求項１に記載のメモリデバイス。
【請求項６】
前記消去シーケンスにおいて、
前記複数の第１の非選択ワード線に接続された前記複数の第１及び第２のメモリセルのゲートの電位は、前記複数の第１の非選択ワード線に接続された前記複数の第１及び第２のメモリセルのチャネル端の電位より高い、
請求項１に記載のメモリデバイス。
【請求項７】
前記消去シーケンスにおいて、前記複数の第１の非選択ワード線に接続された前記複数の第１及び第２のメモリセルは、オンする、
請求項１に記載のメモリデバイス。
【請求項８】
前記第３の電圧は、前記第２の電圧に等しい、
請求項１に記載のメモリデバイス。
【請求項９】
前記第４の電圧は、グランド電圧である、
請求項１に記載のメモリデバイス。
【請求項１０】
前記第２及び第４のセレクトトランジスタのゲートに接続された第３のセレクトゲート線をさらに具備し、
前記回路は、前記消去シーケンスにおいて、
前記第１の電圧を、前記ソース線に印加し、
前記第２の電圧を、前記第３のセレクトゲート線に印加する、
請求項１に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
強誘電体の分極特性を利用してデータを記憶するメモリデバイスが、提案されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－３４６６０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの信頼性を向上する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、第１のセレクトトランジスタと、第２のセレクトトランジスタと、前記第１のセレクトトランジスタと前記第２のセレクトトランジスタとの間に直列に接続され且つ第１の強誘電体トランジスタをそれぞれ含む複数の第１のメモリセルと、を含む第１のストリングと、第３のセレクトトランジスタと、第４のセレクトトランジスタと、前記第３のセレクトトランジスタと前記第４のセレクトトランジスタとの間に直列に接続され且つ第２の強誘電体トランジスタをそれぞれ含む複数の第２のメモリセルと、を含む第２のストリングと、前記第１のセレクトトランジスタのゲートに接続された第１のセレクトゲート線と、前記第３のセレクトトランジスタのゲートに接続された第２のセレクトゲート線と、前記複数の第１のメモリセルのゲートのそれぞれ、及び、前記複数の第２のメモリセルのゲートのそれぞれに接続された複数のワード線と、前記第１のセレクトトランジスタの一端及び前記第３のセレクトトランジスタの一端に接続されたビット線と、前記第２のセレクトトランジスタの一端及び前記第４のセレクトトランジスタの一端に接続されたソース線と、消去シーケンスを制御する回路と、含み、前記回路は、消去シーケンスにおいて、正の電圧値を有する第１の電圧を、前記ビット線に印加し、前記第１の電圧より高い正の電圧値を有する第２の電圧を、前記第１のセレクトゲート線及び前記第２のセレクトゲート線のそれぞれに印加し、前記第１の電圧より高い正の電圧値を有する第３の電圧を、前記複数のワード線のうち複数の第１の非選択ワード線に印加し、前記第１の電圧より低い第４の電圧を、前記複数のワード線のうち第１の選択ワード線に印加する。
【図面の簡単な説明】
【０００６】
第１の実施形態のメモリデバイスの構成例を示すブロック図。
第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図。
第１の実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図。
第１の実施形態のメモリデバイスのメモリセルの構造例を示す上面図。
第１の実施形態のメモリデバイスのメモリセルの構造例を示す断面図。
第１の実施形態のメモリデバイスの動作原理を説明するための図。
第１の実施形態のメモリデバイスの動作原理を説明するための図。
第１の実施形態のメモリデバイスの動作原理を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの動作例を説明するための図。
第１の実施形態のメモリデバイスの消去シーケンスを説明するための図。
第１の実施形態のメモリデバイスの消去シーケンスを説明するための図。
第１の実施形態のメモリデバイスの消去シーケンスを説明するための図。
第１の実施形態のメモリデバイスの消去シーケンスを説明するための図。
第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
第２の実施形態のメモリデバイスの消去シーケンスを説明するための図。
第２の実施形態のメモリデバイスの消去シーケンスを説明するための図。
第２の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
第２の実施形態のメモリデバイスの書き込みシーケンスを説明するための図。
実施形態のメモリデバイスの変形例を説明するための図。
実施形態のメモリデバイスの変形例を説明するための図。
【発明を実施するための形態】
【０００７】
図１乃至図２４を参照して、実施形態のメモリデバイスについて、説明する。
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００９】
（実施形態）
（１）第１の実施形態
図１乃至図１８を参照して、第１の実施形態のメモリデバイスについて、説明する。
【００１０】
（ａ）構成例
図１乃至図５を参照して、本実施形態のメモリデバイス１の構成例について、説明する。
（【００１１】以降は省略されています）

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