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公開番号2025104670
公報種別公開特許公報(A)
公開日2025-07-10
出願番号2023222629
出願日2023-12-28
発明の名称半導体記憶装置、半導体記憶装置の制御方法、および半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類H10B 43/27 20230101AFI20250703BHJP()
要約【課題】一実施形態は、電気的特性の向上を図ることができる半導体記憶装置、半導体記憶装置の制御方法、および半導体記憶装置の製造方法を提供する。
【解決手段】一実施形態の半導体記憶装置では、第1ゲート電極層と第1絶縁層との境界において、柱状体と隣り合う第1ゲート電極層の第1縁と、第1縁とは反対側から前記柱状体と隣り合う第1ゲート電極層の第2縁との間の距離を第1距離とし、第1ゲート電極層と第2絶縁層との境界において、柱状体と隣り合う第1ゲート電極層の第3縁と、第3縁とは反対側から柱状体と隣り合う第1ゲート電極層の第4縁との間の距離を第2距離とし、第2ゲート電極層と第2絶縁層との境界において、柱状体と隣り合う第2ゲート電極層の第5縁と、第5縁とは反対側から柱状体と隣り合う第2ゲート電極層の第6縁との間の距離を第3距離とした場合、第2距離は、第1距離よりも大きく、かつ、第3距離よりも大きい。
【選択図】図6
特許請求の範囲【請求項１】
複数のゲート電極層と複数の絶縁層とを含み、前記複数のゲート電極層と前記複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
前記積層体内を前記第１方向に延び、メモリ膜およびチャネル層を含む柱状体と、
を備え、
前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層に対して前記第１方向における第１側に配置され、前記複数のゲート電極層のなかで前記第１ゲート電極層の隣に位置した第２ゲート電極層とを含み、
前記複数の絶縁層は、前記第１方向における前記第１側とは反対の第２側から前記第１ゲート電極層に隣り合う第１絶縁層と、前記第１ゲート電極層と前記第２ゲート電極層との間に位置した第２絶縁層とを含み、
前記第１方向と直交した方向を第２方向とし、前記第１方向および前記第２方向に沿う断面で見た場合に、
前記第１ゲート電極層と前記第１絶縁層との間に位置して前記第２方向に沿う第１境界において、前記柱状体と隣り合う前記第１ゲート電極層の第１縁と、前記第１縁とは反対側から前記柱状体と隣り合う前記第１ゲート電極層の第２縁との間の距離を第１距離とし、
前記第１ゲート電極層と前記第２絶縁層との間に位置して前記第２方向に沿う第２境界において、前記柱状体と隣り合う前記第１ゲート電極層の第３縁と、前記第３縁とは反対側から前記柱状体と隣り合う前記第１ゲート電極層の第４縁との間の距離を第２距離とし、
前記第２ゲート電極層と前記第２絶縁層との間に位置して前記第２方向に沿う第３境界において、前記柱状体と隣り合う前記第２ゲート電極層の第５縁と、前記第５縁とは反対側から前記柱状体と隣り合う前記第２ゲート電極層の第６縁との間の距離を第３距離とした場合、
前記第２距離は、前記第１距離よりも大きく、かつ、前記第３距離よりも大きい、
半導体記憶装置。
続きを表示（約 4,400 文字）【請求項２】
前記第１方向から見た場合に、
前記第２境界では、前記第１ゲート電極層の縁によって前記第１ゲート電極層と前記柱状体との間に環状の第１境界線が規定され、
前記第３境界では、前記第２ゲート電極層の縁によって前記第２ゲート電極層と前記柱状体との間に環状の第２境界線が規定され、
前記第１方向から見た場合に、前記第２境界線は、前記第１境界線の内側に位置する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１ゲート電極層は、第１部分と、前記第１部分に対して前記第１側に位置した第２部分とを含み、
前記第１部分は、前記柱状体と隣り合う第１縁部を有し、
前記第２部分は、前記柱状体と隣り合う第２縁部を有し、
前記第２縁部は、前記第１縁部と比べて、前記第１方向に対して大きく傾斜し、
前記第２ゲート電極層は、第３部分と、前記第３部分に対して前記第１側に位置した第４部分とを含み、
前記第３部分は、前記柱状体と隣り合う第３縁部を有し、
前記第４部分は、前記柱状体と隣り合う第４縁部を有し、
前記第４縁部は、前記第３縁部と比べて、前記第１方向に対して大きく傾斜した、
請求項１に記載の半導体記憶装置。
【請求項４】
前記チャネル層と前記第１ゲート電極層の前記第３縁との間の最短距離は、前記チャネル層と前記第１ゲート電極層の前記第１縁との間の最短距離よりも大きい、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記柱状体の前記第１側の端の前記第２方向の幅は、前記柱状体の前記第２側の端の前記第２方向の幅よりも大きく、
前記第３縁および前記第４縁は、前記第１縁および前記第２縁に対して、前記第１側に位置する、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記柱状体の前記第２側の端の前記第２方向の幅は、前記柱状体の前記第１側の端の前記第２方向の幅よりも大きく、
前記第３縁および前記第４縁は、前記第１縁および前記第２縁に対して、前記第１側に位置する、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項７】
制御回路をさらに備え、
前記第１ゲート電極層と前記柱状体との交差部分には、第１メモリセルトランジスタが形成され、前記第２ゲート電極層と前記柱状体との交差部分には、第２メモリセルトランジスタが形成され、
前記制御回路は、第１書き込み動作の後に第２書き込み動作を行うように、前記第１メモリセルトランジスタと前記第２メモリセルトランジスタを制御可能であり、
前記第１書き込み動作は、データを書き込む場合に、前記第１メモリセルトランジスタに電荷を注入する動作を含み、
前記第１書き込み動作は、データを書き込む場合に、前記第２メモリセルトランジスタに電荷を注入する動作を含む、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記複数のゲート電極層は、前記第１ゲート電極層に対して前記第２側に配置された第３ゲート電極層と、前記第１ゲート電極層と前記第３ゲート電極層との間に配置され、前記複数のゲート電極層のなかで前記第３ゲート電極層の隣に位置した第４ゲート電極層とを含み、
前記複数の絶縁層は、前記第３ゲート電極層と前記第４ゲート電極層との間に位置した第３絶縁層と、前記第１側から前記第４ゲート電極層に隣り合う第４絶縁層とを含み、
前記断面で見た場合に、
前記第３ゲート電極層と前記第３絶縁層との間に位置して前記第２方向に沿う第４境界において、前記柱状体と隣り合う前記第３ゲート電極層の第７縁と、前記第７縁とは反対側から前記柱状体と隣り合う前記第３ゲート電極層の第８縁との間の距離を第４距離とし、
前記第４ゲート電極層と前記第３絶縁層との間に位置して前記第２方向に沿う第５境界において、前記柱状体と隣り合う前記第４ゲート電極層の第９縁と、前記第９縁とは反対側から前記柱状体と隣り合う前記第４ゲート電極層の第１０縁との間の距離を第５距離として、
前記第４ゲート電極層と前記第４絶縁層との間に位置して前記第２方向に沿う第６境界において、前記柱状体と隣り合う前記第４ゲート電極層の第１１縁と、前記第１１縁とは反対側から前記柱状体と隣り合う前記第４ゲート電極層の第１２縁との間の距離を第６距離とした場合、
前記第５距離は、前記第４距離よりも大きく、かつ、前記第６距離よりも大きい、
請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項９】
制御回路をさらに備え、
前記第１ゲート電極層と前記柱状体との交差部分には、第１メモリセルトランジスタが形成され、前記第２ゲート電極層と前記柱状体との交差部分には、第２メモリセルトランジスタが形成され、前記第３ゲート電極層と前記柱状体との交差部分には、第３メモリセルトランジスタが形成され、前記第４ゲート電極層と前記柱状体との交差部分には、第４メモリセルトランジスタが形成され、
前記制御回路は、第１書き込み動作の後に第２書き込み動作を行うように、および第４書き込み動作の後に第３書き込み動作を行うように、前記第１メモリセルトランジスタ、前記第２メモリセルトランジスタ、前記第３メモリセルトランジスタおよび前記第４メモリセルトランジスタを制御可能であり、
前記第１書き込み動作は、データを書き込む場合に、前記第１メモリセルトランジスタに電荷を注入する動作を含み、
前記第２書き込み動作は、データを書き込む場合に、前記第２メモリセルトランジスタに電荷を注入する動作を含み、
前記第３書き込み動作は、データを書き込む場合に、前記第３メモリセルトランジスタに電荷を注入する動作を含み、
前記第４書き込み動作は、データを書き込む場合に、前記第４メモリセルトランジスタに電荷を注入する動作を含む、
請求項８に記載の半導体記憶装置。
【請求項１０】
半導体記憶装置の制御方法であって、
前記半導体記憶装置は、
複数のゲート電極層と複数の絶縁層とを含み、前記複数のゲート電極層と前記複数の絶縁層とが第１方向に１層ずつ交互に積層された積層体と、
前記積層体内を前記第１方向に延び、メモリ膜およびチャネル層を含む柱状体と、
を備え、
前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層に対して前記第１方向における第１側に配置され、前記複数のゲート電極層のなかで前記第１ゲート電極層の隣に位置した第２ゲート電極層と、前記第１ゲート電極層に対して前記第１方向における前記第１側とは反対の第２側に配置された第３ゲート電極層と、前記第１ゲート電極層と前記第３ゲート電極層との間に配置され、前記複数のゲート電極層のなかで前記第３ゲート電極層の隣に位置した第４ゲート電極層とを含み、
前記複数の絶縁層は、前記第２側から前記第１ゲート電極層に隣り合う第１絶縁層と、前記第１ゲート電極層と前記第２ゲート電極層との間に位置した第２絶縁層と、前記第３ゲート電極層と前記第４ゲート電極層との間に位置した第３絶縁層と、前記第１側から前記第４ゲート電極層に隣り合う第４絶縁層とを含み、
前記第１方向と直交した方向を第２方向とし、前記第１方向および前記第２方向に沿う断面で見た場合に、
前記第１ゲート電極層と前記第１絶縁層との間に位置して前記第２方向に沿う第１境界において、前記柱状体と隣り合う前記第１ゲート電極層の第１縁と、前記第１縁とは反対側から前記柱状体と隣り合う前記第１ゲート電極層の第２縁との間の距離を第１距離とし、
前記第１ゲート電極層と前記第２絶縁層との間に位置して前記第２方向に沿う第２境界において、前記柱状体と隣り合う前記第１ゲート電極層の第３縁と、前記第３縁とは反対側から前記柱状体と隣り合う前記第１ゲート電極層の第４縁との間の距離を第２距離とし、
前記第２ゲート電極層と前記第２絶縁層との間に位置して前記第２方向に沿う第３境界において、前記柱状体と隣り合う前記第２ゲート電極層の第５縁と、前記第５縁とは反対側から前記柱状体と隣り合う前記第２ゲート電極層の第６縁との間の距離を第３距離とした場合、
前記第２距離は、前記第１距離よりも大きく、かつ、前記第３距離よりも大きく、
前記第３ゲート電極層と前記第３絶縁層との間に位置して前記第２方向に沿う第４境界において、前記柱状体と隣り合う前記第３ゲート電極層の第７縁と、前記第７縁とは反対側から前記柱状体と隣り合う前記第３ゲート電極層の第８縁との間の距離を第４距離とし、
前記第４ゲート電極層と前記第３絶縁層との間に位置して前記第２方向に沿う第５境界において、前記柱状体と隣り合う前記第４ゲート電極層の第９縁と、前記第９縁とは反対側から前記柱状体と隣り合う前記第４ゲート電極層の第１０縁との間の距離を第５距離とし、
前記第４ゲート電極層と前記第４絶縁層との間に位置して前記第２方向に沿う第６境界において、前記柱状体と隣り合う前記第４ゲート電極層の第１１縁と、前記第１１縁とは反対側から前記柱状体と隣り合う前記第４ゲート電極層の第１２縁との間の距離を第６距離とした場合、
前記第５距離は、前記第４距離よりも大きく、かつ、前記第６距離よりも大きく、
前記第１ゲート電極層と前記柱状体との交差部分には、第１メモリセルトランジスタが形成され、前記第２ゲート電極層と前記柱状体との交差部分には、第２メモリセルトランジスタが形成され、前記第３ゲート電極層と前記柱状体との交差部分には、第３メモリセルトランジスタが形成され、前記第４ゲート電極層と前記柱状体との交差部分には、第４メモリセルトランジスタが形成され、
前記制御方法は、データを書き込む場合に、
前記第１メモリセルトランジスタに電荷を注入する第１書き込み動作の後に、前記第２メモリセルトランジスタに電荷を注入する第２書き込み動作を行い、
前記第３メモリセルトランジスタに電荷を注入する第３書き込み動作の後に、前記第４メモリセルトランジスタに電荷を注入する第４書き込み動作を行う、
ことを含む、
半導体記憶装置の制御方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置、半導体記憶装置の制御方法、および半導体記憶装置の製造方法に関する。
続きを表示（約 2,900 文字）【背景技術】
【０００２】
導電層と絶縁層とが交互に積層された積層体と、積層体を貫通した柱状体とを有した半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２３／００６５６６６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一実施形態は、電気的特性の向上を図ることができる半導体記憶装置、半導体記憶装置の制御方法、および半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
一実施形態の半導体記憶装置は、積層体と、柱状体とを備える。前記積層体は、複数のゲート電極層と複数の絶縁層とを含む。前記複数のゲート電極層と前記複数の絶縁層とは、第１方向に１層ずつ交互に積層されている。前記柱状体は、前記積層体内を前記第１方向に延び、メモリ膜およびチャネル層を含む。前記複数のゲート電極層は、第１ゲート電極層と、前記第１ゲート電極層に対して前記第１方向における第１側に配置され、前記複数のゲート電極層のなかで前記第１ゲート電極層の隣に位置した第２ゲート電極層とを含む。前記複数の絶縁層は、前記第１方向における前記第１側とは反対の第２側から前記第１ゲート電極層に隣り合う第１絶縁層と、前記第１ゲート電極層と前記第２ゲート電極層との間に位置した第２絶縁層とを含む。前記第１方向と直交した方向を第２方向とし、前記第１方向および前記第２方向に沿う断面で見た場合に、前記第１ゲート電極層と前記第１絶縁層との間に位置して前記第２方向に沿う第１境界において、前記柱状体と隣り合う前記第１ゲート電極層の第１縁と、前記第１縁とは反対側から前記柱状体と隣り合う前記第１ゲート電極層の第２縁との間の距離を第１距離とし、前記第１ゲート電極層と前記第２絶縁層との間に位置して前記第２方向に沿う第２境界において、前記柱状体と隣り合う前記第１ゲート電極層の第３縁と、前記第３縁とは反対側から前記柱状体と隣り合う前記第１ゲート電極層の第４縁との間の距離を第２距離とし、前記第２ゲート電極層と前記第２絶縁層との間に位置して前記第２方向に沿う第３境界において、前記柱状体と隣り合う前記第２ゲート電極層の第５縁と、前記第５縁とは反対側から前記柱状体と隣り合う前記第２ゲート電極層の第６縁との間の距離を第３距離とした場合、前記第２距離は、前記第１距離よりも大きく、かつ、前記第３距離よりも大きい。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体記憶装置の構成の一部を示すブロック図。
第１実施形態のメモリセルアレイの一部の等価回路を示す図。
第１実施形態の半導体記憶装置の一部を示す断面図。
図３に示された半導体記憶装置のＦ４線で囲まれた領域を拡大して示す断面図。
図４に示された半導体記憶装置のＦ５－Ｆ５線に沿う断面図。
図４に示された半導体記憶装置のＦ６線で囲まれた領域を拡大して示す断面図。
図６に示された半導体記憶装置のＦ７－Ｆ７線に沿う断面図。
図６に示された半導体記憶装置のＦ８－Ｆ８線に沿う断面図。
図３に示された半導体記憶装置のＦ９－Ｆ９線に沿う断面図。
図９に示された半導体記憶装置のＦ１０線に囲まれた領域を拡大して示す断面図。
第１実施形態の半導体記憶装置の書き込み動作の順序を示す図。
第１実施形態のメモリピラーを模式的に示す図。
第１実施形態の書き込み動作を説明するためのタイミングチャート。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
第１実施形態の半導体記憶装置の作用を説明するための断面図。
第２実施形態の半導体記憶装置を示す断面図。
第３実施形態の半導体記憶装置を示す断面図。
第４実施形態の半導体記憶装置を示す断面図。
第５実施形態の半導体記憶装置を示す断面図。
【発明を実施するための形態】
【０００７】
以下、実施形態の半導体記憶装置、半導体記憶装置の制御方法、および半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、区別のための数字または英字を末尾に伴う参照符号は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。
【０００８】
本出願では用語は以下のように定義される。「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、複数の要素が直接に接続される場合に限定されず、複数の要素が別の要素を間に介在させて接続される場合を含み得る。「隣」および「隣り合う」とは、接する場合に限定されず、別の要素を間に介在させて並ぶ場合も含み得る。
【０００９】
＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向は、以下のように定義される。＋Ｘ方向は、後述するワード線ＷＬが延びた方向である（図３参照）。－Ｘ方向は、＋Ｘ方向の反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合、単にＸ方向と称する。＋Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、ビット線ＢＬが延びた方向である（図３参照）。－Ｙ方向は、＋Ｙ方向の反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合、単にＹ方向と称する。＋Ｚ方向は、Ｘ方向およびＹ方向と直交する方向である。＋Ｚ方向は、後述する積層体３０からビット線ＢＬに向かう方向である（図３参照）。－Ｚ方向は、＋Ｚ方向の反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合、単にＺ方向と称する。以下の説明では、Ｚ方向の位置を「高さ」と称する場合がある。Ｚ方向は、「第１方向」の一例である。Ｘ方向は、「第２方向」の一例である。以下に説明する図面では、説明と関連しない構成の図示が省略される場合がある。
【００１０】
（第１実施形態）
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用され得る。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
（【００１１】以降は省略されています）

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