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公開番号2025098695
公報種別公開特許公報(A)
公開日2025-07-02
出願番号2023215013
出願日2023-12-20
発明の名称半導体装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H10B 43/27 20230101AFI20250625BHJP()
要約【課題】膜形状を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体装置は、積層体と、半導体層と、第1絶縁膜と、電荷蓄積膜と、第2絶縁膜と、第3絶縁膜と、絶縁部と、を備える。積層体は、電極層と絶縁層とが交互に第1方向に積層された積層体である。半導体層は、積層体内に第1方向に沿って配置される。第1絶縁膜は、積層体と半導体層との間に第1方向に沿って配置される。電荷蓄積膜は、積層体と第1絶縁膜との間に第1方向に沿って配置される。第2絶縁膜は、積層体と電荷蓄積膜との間に第1方向に沿って配置される。第3絶縁膜は、絶縁層と第2絶縁膜との間に配置される。絶縁部は、絶縁層の第3絶縁膜側の端部に配置され、第1方向から見て電極層と重なる。絶縁部の膜密度は、絶縁層の膜密度とは異なる。
【選択図】図4
特許請求の範囲【請求項１】
電極層と絶縁層とが交互に第１方向に積層された積層体と、
前記積層体内に前記第１方向に沿って配置された半導体層と、
前記積層体と前記半導体層との間に前記第１方向に沿って配置された第１絶縁膜と、
前記積層体と前記第１絶縁膜との間に前記第１方向に沿って配置された電荷蓄積膜と、
前記積層体と前記電荷蓄積膜との間に前記第１方向に沿って配置された第２絶縁膜と、
前記絶縁層と前記第２絶縁膜との間に配置された第３絶縁膜と、
前記絶縁層の前記第３絶縁膜側の端部に配置され、前記第１方向から見て前記電極層と重なる絶縁部と、
を備え、
前記絶縁部の膜密度は、前記絶縁層の膜密度とは異なる、半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記電極層は、前記第１方向に沿って配置される第１部分および前記第１方向に交差する第２方向に沿って配置される第２部分を有する第４絶縁膜と、前記第４絶縁膜に囲まれた導電体とを含み、
前記第１方向から見て、前記第１部分と前記絶縁部が重なる、請求項１に記載の半導体装置。
【請求項３】
前記絶縁部の膜密度は、前記絶縁層の膜密度よりも高い、請求項１に記載の半導体装置。
【請求項４】
前記絶縁部の膜密度は、前記第３絶縁膜の膜密度よりも高い、請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記絶縁部は、前記電極層と前記絶縁層との間の界面を超えて前記第１方向に突出するように設けられる、請求項１に記載の半導体装置。
【請求項６】
前記電極層は、前記界面を超えて突出する前記絶縁部に応じた凹部を有する、請求項５に記載の半導体装置。
【請求項７】
犠牲層と絶縁層とが交互に第１方向に積層された積層体を形成し、
前記積層体を前記第１方向に貫通するホールを形成し、
前記ホールから露出する前記絶縁層の端部に、前記第１方向から見て前記犠牲層と重なる絶縁部を形成し、
前記絶縁部の上に第１膜を選択的に形成し、
前記犠牲層および前記前記第１膜の上に絶縁体の第２膜を形成し、
前記第２膜の上に電荷蓄積膜を形成し、
前記電荷蓄積膜の一部を除去し、
前記電荷蓄積膜の上に絶縁体の第３膜を形成し、
前記第３膜の上に半導体層を形成する、
ことを具備し、
前記前記絶縁部の膜密度は、前記絶縁層の膜密度とは異なる、半導体装置の製造方法。
【請求項８】
前記絶縁部を形成することは、前記ホールの内側面に酸化処理を行うことを含む、請求項７に記載の半導体装置の製造方法。
【請求項９】
前記酸化処理を行うことは、前記ホールから露出する、前記犠牲層と前記絶縁層との間の遷移層を酸化させることを含む、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記酸化処理は、ドライ酸化またはラジカル酸化である、請求項８または請求項９に記載の半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置およびその製造方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体装置としてメモリセルを３次元に配置したＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリでは、複数の電極層と絶縁層が交互に積層された積層体にこの積層体を貫通するメモリホールが設けられている。このメモリホール内に電荷蓄積層と半導体層を設けることで、複数のメモリセルが直列に接続されたメモリストリングが形成される。電荷蓄積層に保持される電荷の量を制御することでメモリセルにデータが記憶される。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２２／００８４９５３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
膜形状を改善することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体装置は、積層体と、半導体層と、第１絶縁膜と、電荷蓄積膜と、第２絶縁膜と、第３絶縁膜と、絶縁部と、を備える。積層体は、電極層と絶縁層とが交互に第１方向に積層された積層体である。半導体層は、積層体内に第１方向に沿って配置される。第１絶縁膜は、積層体と半導体層との間に第１方向に沿って配置される。電荷蓄積膜は、積層体と第１絶縁膜との間に第１方向に沿って配置される。第２絶縁膜は、積層体と電荷蓄積膜との間に第１方向に沿って配置される。第３絶縁膜は、絶縁層と第２絶縁膜との間に配置される。絶縁部は、絶縁層の第３絶縁膜側の端部に配置され、第１方向から見て電極層と重なる。絶縁部の膜密度は、絶縁層の膜密度とは異なる。
【図面の簡単な説明】
【０００６】
第１実施形態の半導体装置のメモリセルの模式断面図。
第１実施形態の半導体装置のメモリセルの模式断面図。
第１実施形態による半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
第１実施形態の半導体装置の製造工程を示す断面図。
比較例による半導体装置の製造工程を示す断面図。
比較例の半導体装置の製造工程を示す断面図。
比較例の半導体装置の製造工程を示す断面図。
第２実施形態による半導体装置の製造工程を示す断面図。
第２実施形態の半導体装置の製造工程を示す断面図。
第２実施形態の半導体装置の製造工程を示す断面図。
第３実施形態による半導体装置の製造工程を示す断面図。
第３実施形態の半導体装置の製造工程を示す断面図。
第３実施形態の半導体装置の製造工程を示す断面図。
第３実施形態の半導体装置の製造工程を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【０００８】
（第１実施形態）
第１実施形態の半導体装置は、３次元ＮＡＮＤフラッシュメモリである。
【０００９】
図１Ａおよび図１Ｂは、第１実施形態の半導体装置のメモリセルアレイ１００の模式断面図である。図１Ａおよび図１Ｂは、メモリセルアレイ１００の中の、１本のメモリストリングの中の複数のメモリセルＭＣの断面を示す。
【００１０】
図１Ａは、メモリセルアレイ１００のｙｚ断面図である。図１Ａは、図１ＢのＢＢ’断面である。図１Ｂは、メモリセルアレイ１００のｘｙ断面図である。図１Ｂは、図１ＡのＡＡ’断面である。図１Ａ中、破線で囲まれた領域が、１個のメモリセルＭＣである。
（【００１１】以降は省略されています）

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