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公開番号2025099363
公報種別公開特許公報(A)
公開日2025-07-03
出願番号2023215975
出願日2023-12-21
発明の名称半導体装置の製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H01L 21/308 20060101AFI20250626BHJP(基本的電気素子)
要約【課題】ホールの底部の径が上部の径よりも狭くなる現象を緩和させるエッチング方法及び半導体装置の製造方法を提供する。
【解決手段】エッチング方法は、犠牲部材60、61、62及び絶縁体層31、32、33、35を積層して構成された構造体構造体に設けられたメモリホールMH内またはスリット内から、前記構造体を酸およびポリマを含むエッチング薬液でエッチングすることを含む。
【選択図】図19
特許請求の範囲【請求項１】
構造体に設けられたホール内またはスリット内から前記構造体を、酸およびポリマを含むエッチング薬液でエッチングすることを含む、エッチング方法。
続きを表示（約 680 文字）【請求項２】
前記ポリマは、有機ポリマである、請求項１に記載のエッチング方法。
【請求項３】
前記有機ポリマは、有機アミンまたは有機アミン塩である、請求項２に記載のエッチング方法。
【請求項４】
前記有機アミンは、ポリアルキレンイミンである、請求項３に記載のエッチング方法。
【請求項５】
前記有機アミンは、ポリエチレンイミン、ポリプロピレンイミンまたはポリブチレンイミンである、請求項３に記載のエッチング方法。
【請求項６】
前記有機ポリマは、ポリエチレングリコール、ポリプロピレングリコール、ポリブチレングリコールである、請求項２に記載のエッチング方法。
【請求項７】
前記ポリマの分子量は、６００～５００００００であり、
前記ポリマがポリエチレンイミンの場合には、前記分子量は、１００００～７００００である、請求項１から請求項６のいずれかに記載のエッチング方法。
【請求項８】
前記構造体のアスペクト比は、１００以上である、請求項１から請求項６のいずれかに記載のエッチング方法。
【請求項９】
前記構造体は、犠牲部材と絶縁体層とを第１方向に交互に積層した積層体である、請求項１に記載のエッチング方法。
【請求項１０】
構造体に設けられたホール内またはスリット内から前記構造体を、酸およびポリマを含むエッチング薬液でエッチングすることを含む、半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体装置の製造方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルが三次元的に配置された立体型メモリセルアレイを有する場合がある。メモリセルアレイの微細化および多層化に伴い、メモリホールおよびコンタクトホール等のアスペクト比が高くなっている。高アスペクト比のメモリホールおよびコンタクトホール等のホールの形成工程では、ホールの底部の径がその上部よりも狭くなる現象（いわゆる、ローディング）が発生する。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１４７７４４号公報
特開２０２２－０９９６８６号公報
特開２０２３－０４２１７６号公報
特開２０２３－０６４０４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ホールの底部の径が上部の径よりも狭くなる現象を緩和させることができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態にしたがったエッチング方法は、構造体に設けられたホール内またはスリット内から前記構造体を、酸およびポリマを含むエッチング薬液でエッチングすることを含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体装置の構成例を示すブロック図。
第１実施形態に係るメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリセルアレイのメモリ領域の平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリセルアレイのメモリ領域の断面構造の一例を示す図。
第１実施形態に係るメモリセルアレイのメモリ領域の断面構造の一例を示す図。
第１実施形態に係るメモリピラーの断面構造の一例を示す図。
第１実施形態に係る半導体装置の製造方法の一例を示す断面図。
図８に続く、半導体装置の製造方法の一例を示す断面図。
図９に続く、半導体装置の製造方法の一例を示す断面図。
図１０に続く、半導体装置の製造方法の一例を示す断面図。
図１１に続く、半導体装置の製造方法の一例を示す断面図。
図１２に続く、半導体装置の製造方法の一例を示す断面図。
図１３に続く、半導体装置の製造方法の一例を示す断面図。
図１４に続く、半導体装置の製造方法の一例を示す断面図。
第１実施形態によるメモリホールの形成工程の一例を示す断面図。
図１６に続く、メモリホールの形成工程の一例を示す断面図。
図１７に続く、メモリホールの形成工程の一例を示す断面図。
図１８に続く、メモリホールの形成工程の一例を示す断面図。
ポリマの分子量と逆ローディング効果との関係を示すグラフ。
第１実施形態の変形例２に係る引出領域の構成の一例を示す斜視図。
第１実施形態の変形例２に係る引出領域の構成の一例を示す斜視図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体装置の構成例を示すブロック図である。半導体装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。
【０００９】
半導体装置１は、例えば、メモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
【００１０】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１つのビット線と１つのワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
（【００１１】以降は省略されています）

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