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公開番号2025098790
公報種別公開特許公報(A)
公開日2025-07-02
出願番号2023215161
出願日2023-12-20
発明の名称半導体集積回路及び受信装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H04L 25/03 20060101AFI20250625BHJP(電気通信技術)
要約【課題】アナログ信号に基づいて適したデジタル信号を生成する。
【解決手段】実施形態の半導体集積回路は、差動のアナログ信号の比較処理を実行するコンパレータと、前記コンパレータの比較処理の結果に基づいて、複数のビットの値を判定し、判定した前記複数のビットの値を含むデジタル信号を生成するように構成された制御回路と、を含み、前記制御回路は、前記複数のビットのうち判定対象の第1ビットに、初期値を設定し、第1期間内に前記第1ビットの判定が終了しない場合、前記第1ビットに、第1値を有する第1仮値を設定する。
【選択図】図9
特許請求の範囲【請求項１】
差動のアナログ信号の比較処理を実行するコンパレータと、
前記コンパレータの比較処理の結果に基づいて、複数のビットの値を判定し、判定した前記複数のビットの値を含むデジタル信号を生成するように構成された制御回路と、
を具備し、
前記制御回路は、
前記複数のビットのうち判定対象の第１ビットに、初期値を設定し、
第１期間内に前記第１ビットの判定が終了しない場合、前記第１ビットに、第１値を有する第１仮値を設定する、
半導体集積回路。
続きを表示（約 1,300 文字）【請求項２】
前記制御回路は、前記第１仮値の設定に応じて、前記複数のビットのうち前記第１ビットより下位の第２ビットに、前記第１値と異なる第２値を有する第２仮値を設定する、
請求項１に記載の半導体集積回路。
【請求項３】
前記制御回路は、前記比較処理の結果に基づいて判定された前記第１ビットの第１判定値を格納するように構成された第１回路を、含み、
前記第１ビットの判定が終了した場合、前記第１ビットに、前記第１判定値を設定する、
請求項１に記載の半導体集積回路。
【請求項４】
前記制御回路は、周期性を有するエッジを含む周期信号を生成するように構成された第２回路と、
前記周期信号に基づいて、前記第１ビットの判定の動作状態を確認するように構成された第３回路と、を含む、
請求項１に記載の半導体集積回路。
【請求項５】
前記第１期間は、前記周期信号の第１立ち上がりエッジから第２立ち上がりエッジまでの期間、又は、前記周期信号の第１立ち下がりエッジから第２立ち下がりエッジまでの期間である、
請求項４に記載の半導体集積回路。
【請求項６】
前記制御回路は、前記第１ビットの値を出力する第１処理回路を含み、
前記第１処理回路は、
前記第１ビットの判定が停滞状態であるか否かを示す第１状態通知信号と、前記第１ビットの判定が終了したか否かを示す第１終了通知信号と、を受け、
前記第１終了通知信号が、前記第１ビットの判定が終了していないと示している場合、前記第１仮値を、前記第１ビットの値として出力し、
前記第１終了通知信号が、前記第１ビットの判定が終了していると示している場合、前記第１ビットの第１判定値を、前記第１ビットの値として出力する、
請求項１に記載の半導体集積回路。
【請求項７】
前記制御回路は、前記第１ビットより下位の第２ビットの値を出力する第２処理回路を含み、
前記第２処理回路は、
前記第２ビットの判定が停滞状態であるか否かを示す第２状態通知信号と、前記第２ビットの判定が終了したか否かを示す第２終了通知信号と、を受け、
前記第１状態通知信号が、前記第１ビットの判定が停滞状態であると示し、前記第２終了通知信号が、前記第２ビットの判定が終了していないと示している場合、前記第１処理回路から第２信号を受け、前記第２信号の値と前記第２状態通知信号の値との第２論理演算の結果に基づく第２仮値を、前記第２ビットの値として出力し、
前記第２終了通知信号が、前記第２ビットの判定が終了していると示している場合、前記第２ビットの第２判定値を、前記第２ビットの値として出力する、
請求項６に記載の半導体集積回路。
【請求項８】
請求項１から請求項７の何れか一項に記載の半導体集積回路と、
差動信号を受け、受けた前記差動信号に基づく前記差動のアナログ信号を出力するアナログ回路と、
前記半導体集積回路が生成した前記デジタル信号を処理するデジタル回路と、
を具備する受信装置。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体集積回路及び受信装置に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
送信装置は、伝送路を介して受信回路に接続される。送信装置は、データを重畳したアナログ信号を伝送路に送信する。受信装置は、伝送路を通過したアナログ信号を受信する。受信装置は、アナログ信号を処理する半導体集積回路を備える。受信装置は、アナログ信号に基づき、デジタル信号を生成する。受信装置は、生成されたデジタル信号に基づき、データを再生する。
【先行技術文献】
【特許文献】
【０００３】
特表２０１９－５１６３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態の半導体集積回路及び受信装置は、アナログ信号に基づいてより適したデジタル信号を生成できる。
【課題を解決するための手段】
【０００５】
実施形態の半導体集積回路は、差動のアナログ信号の比較処理を実行するコンパレータと、前記コンパレータの比較処理の結果に基づいて、複数のビットの値を判定し、判定した前記複数のビットの値を含むデジタル信号を生成するように構成された制御回路と、を含み、前記制御回路は、前記複数のビットのうち判定対象の第１ビットに、初期値を設定し、第１期間内に前記第１ビットの判定が終了しない場合、前記第１ビットに、第１値を有する第１仮値を設定する。
【図面の簡単な説明】
【０００６】
実施形態の半導体集積回路及び受信装置を含むシステムの構成例を示すブロック図。
実施形態の受信装置の構成例を示すブロック図。
実施形態の受信装置のアナログデジタルコンバータ回路の構成例を示すブロック図。
第１の実施形態の半導体集積回路における逐次比較型アナログデジタルコンバータの構成例を示すブロック図。
第１の実施形態の半導体集積回路における判定処理回路の構成例を示すブロック図。
第１の実施形態の半導体集積回路における判定処理回路の内部構成の一例を示すブロック図。
第１の実施形態の半導体集積回路における判定処理回路の内部構成の他の一例を示すブロック図。
第１の実施形態の半導体集積回路における複数のクロック信号の一例を示すタイミングチャート。
第１の実施形態の半導体集積回路の動作例の一例を説明するためのタイミングチャート。
第１の実施形態の半導体集積回路の動作の状態を示す模式図。
第１の実施形態の半導体集積回路の動作の他の状態を示す模式図。
第１の実施形態の半導体集積回路の動作のさらに他の状態を示す模式図。
第１の実施形態の半導体集積回路の動作のさらに他の状態を示す模式図。
第１の実施形態の半導体集積回路の動作のさらに他の状態を示す模式図。
第１の実施形態の半導体集積回路の動作例の他の例を説明するためのタイミングチャート。
第１の実施形態の半導体集積回路の動作のさらに他の状態を示す模式図。
第１の実施形態の半導体集積回路の動作のさらに他の状態を示す模式図。
第２の実施形態の半導体集積回路の構成例を示すブロック図。
第２の実施形態の半導体集積回路の動作例を説明するためのタイミングチャート。
実施形態の半導体集積回路及び受信装置の適用例を示すブロック図。
【発明を実施するための形態】
【０００７】
図１乃至図２０を参照して、実施形態の半導体集積回路及び受信装置について、説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００８】
＜実施形態＞
（１）第１の実施形態
図１乃至図１７を参照して、第１の実施形態の半導体集積回路及び受信装置について、説明する。
【０００９】
（ａ）構成例
（ａ－１）通信システム
図１を参照して、実施形態の半導体集積回路２２を含む通信システム１の構成について説明する。図１は、実施形態の半導体集積回路２２を含む通信システム１の構成の一例を示すブロック図である。
【００１０】
通信システム１は、高速シリアル通信により、データを一方の装置から他方の装置へ伝送するように構成される。通信システム１は、送信装置２、伝送路３、及び受信装置４を備える。通信システム１は、１つのプリント配線基板上に設けられた複数の装置又は複数の回路により構成されても良いし、互いに異なるプリント配線基板上に設けられた複数の装置又は複数の回路により構成されても良い。
（【００１１】以降は省略されています）

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