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公開番号2024098436
公報種別公開特許公報(A)
公開日2024-07-23
出願番号2023001968
出願日2023-01-10
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人志賀国際特許事務所
主分類G11C 16/30 20060101AFI20240716BHJP(情報記憶)
要約【課題】昇圧回路のパワー効率を向上させることができる半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、レギュレータ回路と、チャージポンプ回路と、制御回路と、を有する。レギュレータ回路は、入力された電圧をレギュレートして出力する。チャージポンプ回路は、レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、入力電圧を昇圧する。制御回路は、外部から入力される電圧の電圧値情報に基づき、レギュレータ回路からチャージポンプ回路に入力される入力電圧、及び、チャージポンプ回路のステージ数を変更する。
【選択図】図4
特許請求の範囲【請求項１】
外部から入力された電圧をレギュレートして出力するレギュレータ回路と、
前記レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、前記入力電圧を昇圧するチャージポンプ回路と、
外部から入力される電圧の電圧値情報に基づき、前記レギュレータ回路から前記チャージポンプ回路に入力される前記入力電圧を変更する制御回路と、
を有する半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記チャージポンプ回路は、複数のチャージポンプユニットを有し、
前記制御回路は、前記電圧値情報に基づき、前記チャージポンプユニットのステージ数を変更する請求項１に記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記電圧値情報に基づき、前記チャージポンプ回路で生成される電圧のランプレートを変更する請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記外部から入力される電圧の電圧値を測定し、前記電圧値情報として前記制御回路に出力する電圧モニタ回路を有する請求項１又は２に記載の半導体記憶装置。
【請求項５】
前記電圧値情報は、外部の電源制御回路により設定される請求項１又は２に記載の半導体記憶装置。
【請求項６】
前記電圧値情報は、ＳｅｔＦｅａｔｕｒｅコマンドにより設定される請求項１又は２に記載の半導体記憶装置。
【請求項７】
前記外部から入力された電圧が第１の電圧値であるときに、動作を実行するとともに前記電源電圧端子に流れる第１の動作電流は、前記外部から入力された電圧が前記第１の電圧値より小さい第２の電圧値であるときに、前記動作を実行するとともに前記電源電圧端子に流れる第２の動作電流に比べ、小さい、
請求項１に記載の半導体記憶装置。
【請求項８】
前記チャージポンプ回路で昇圧された電圧が供給される配線を更に有し、
前記外部から入力された電圧が第１の電圧値であるときに、前記配線が所定電圧まで立ち上がる時間は、前記外部から入力された電圧が前記第１の電圧値より小さい第２の電圧値であるときに、前記配線が前記所定電圧まで立ち上がる時間に比べ、短い、
請求項１に記載の半導体記憶装置。
【請求項９】
電源電圧端子と、
前記電源電圧端子を介して外部から入力された電圧をレギュレートして出力するレギュレータ回路と、
前記レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、前記入力電圧を昇圧するチャージポンプ回路と、を有し、
前記外部から入力された電圧が第１の電圧値であるときに、動作を実行するとともに前記電源電圧端子に流れる第１の動作電流は、前記外部から入力された電圧が前記第１の電圧値より小さい第２の電圧値であるときに、前記動作を実行するとともに前記電源電圧端子に流れる第２の動作電流に比べ、小さい、
半導体記憶装置。
【請求項１０】
前記動作は、読み出し動作における読み出しパス電圧印加動作である、請求項９に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
半導体記憶装置の一種として、昇圧回路を備えた不揮発性メモリが知られている。不揮発性メモリが駆動する際には、外部から昇圧回路に電圧Ｖｃｃが入力される。一般に、仕様書やデータシート等において、不揮発性メモリが正常に動作する電圧Ｖｃｃの電圧値の範囲が定められている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１８／１０２１７５号明細書
米国特許出願公開第２０１７／７６８００号明細書
米国特許出願公開第２０１３／３３６０６７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本実施形態は、昇圧回路のパワー効率を向上させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、レギュレータ回路と、チャージポンプ回路と、制御回路と、を有する。レギュレータ回路は、外部から入力された電圧をレギュレートして出力する。チャージポンプ回路は、レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、入力電圧を昇圧する。制御回路は、外部から入力される電圧の電圧値情報に基づき、レギュレータ回路からチャージポンプ回路に入力される入力電圧を変更する。
【図面の簡単な説明】
【０００６】
第１の実施形態にかかるメモリシステムの構成例を示すブロック図である。
第１の実施形態の不揮発性メモリの構成例を示すブロック図である。
３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。
第１の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。
チャージポンプ回路３１において、チャージポンプユニットのステージ数が２である例を示す図である。
チャージポンプ回路３１において、チャージポンプユニットのステージ数が４である例を示す図である。
昇圧回路２８Ａの出力電圧と出力電流の関係を示す図である。
昇圧回路２８Ａの出力電圧とパワー効率の関係を示す図である。
本実施形態の３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ）のＭｉｄｄｌｅページの読み出し動作時の動作電流ＩＣＣの一例を示す図である。
第２の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。
電圧のランプレートの一例を示す波形図である。
チャネルプリチャージ動作及び初回のプログラム動作における各配線の電位変化を示す図である。
書き込み動作を示すタイミングチャートである。
読み出し動作における各配線の電位変化を示す図である。
読み出し動作を示すタイミングチャートである。
消去動作における各配線の電位変化を示す図である。
消去動作を示すタイミングチャートである。
第３の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。
第３の実施形態の変形例に係るシーケンサ及び昇圧回路の構成の一例を示す図である。
電圧値情報を設定するためのコマンドシーケンスの一例を示す図である。
第４の実施形態の不揮発性メモリの構成例を示すブロック図である。
ＮＯＲ型フラッシュメモリの構成の一例を示すブロック図である。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（１－１．メモリシステムの構成）
図１は、第１の実施形態にかかるメモリシステムの構成例を示すブロック図である。実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【０００８】
不揮発性メモリ２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えている。不揮発性メモリ２は、例えば、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：ＴｒｉｐｌｅＬｅｖｅｌＣｅｌｌ）のＮＡＮＤメモリである。不揮発性メモリ２は、１ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌ、または４ｂｉｔ／Ｃｅｌｌ以上の複数ビットを記憶可能なＮＡＮＤメモリであっても構わない。また、不揮発性メモリ２は、通常、複数のメモリチップからなる。
【０００９】
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１と不揮発性メモリ２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。なお、信号名に付記された"／"は、アクティブ・ローを示す。
【００１０】
例えば、不揮発性メモリ２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単に"チップ"ともいう）として形成される。
（【００１１】以降は省略されています）

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