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公開番号2024137042
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023048395
出願日2023-03-24
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/14 20060101AFI20240927BHJP(情報記憶)
要約【課題】消去動作にかかる時間の増加を抑制できる半導体記憶装置を提供する。
【解決手段】一実施形態の半導体記憶装置30は、トランジスタを含むメモリセルMCと、配線CPWELLと、第1回路36とを含む。第1回路は、配線を介してトランジスタのゲートとトランジスタのチャネルとの間に消去電圧VERAを印加する消去電圧印加動作と、メモリセルの閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する。第1回路は、消去動作中に、第1コマンドFFhを受信すると、消去動作を中断する第1中断処理を実行する。第1回路は、第1コマンドを受信したときの配線の電圧値VERA1に基づいて、第1中断処理で中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。
【選択図】図9
特許請求の範囲【請求項１】
トランジスタを含むメモリセルと、
配線と、
前記配線を介して前記トランジスタのゲートと前記トランジスタのチャネルとの間に消去電圧を印加する消去電圧印加動作と、前記メモリセルの閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する第１回路と
を備え、
前記第１回路は、
前記消去動作中に、第１コマンドを受信すると、前記消去動作を中断する第１中断処理を実行し、
前記第１コマンドを受信したときの前記配線の電圧値に基づいて、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行する、
半導体記憶装置。
続きを表示（約 3,000 文字）【請求項２】
前記第１コマンドを受信したタイミングは、前記消去電圧印加動作中である、請求項１記載の半導体記憶装置。
【請求項３】
前記第１回路は、
前記配線の前記電圧値が第１閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行し、
前記配線の前記電圧値が前記第１閾値以下である場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
請求項１記載の半導体記憶装置。
【請求項４】
前記第１回路は、
前記配線の前記電圧値が第２閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行し、
前記配線の前記電圧値が前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記消去動作を中断する第２中断処理を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記第２中断処理を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
請求項１記載の半導体記憶装置。
【請求項５】
前記第１回路は、
前記配線の前記電圧値が前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項４記載の半導体記憶装置。
【請求項６】
前記第１回路は、
前記配線の前記電圧値が第１閾値以下である場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記配線の前記電圧値が前記第１閾値よりも高く、第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記消去動作を中断する第２中断処理を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記配線の前記電圧値が前記第２閾値よりも高い場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項１記載の半導体記憶装置。
【請求項７】
前記第１回路は、
前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理から前記第１中断処理までに前記消去ベリファイ動作を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理から前記第１中断処理までに前記消去ベリファイ動作を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項６記載の半導体記憶装置。
【請求項８】
前記第１回路は、
前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下である場合、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行している場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前であり、前記配線の前記電圧値が前記第１閾値よりも高く、前記第２閾値以下であるときに前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行していない場合には、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項６記載の半導体記憶装置。
【請求項９】
トランジスタを含むメモリセルと、
配線と、
前記配線を介して前記トランジスタのゲートと前記トランジスタのチャネルとの間に消去電圧を印加する消去電圧印加動作と、前記メモリセルの閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する第１回路と
を備え、
前記第１回路は、
前記消去動作中に、第１コマンドを受信すると、前記消去動作を中断する第１中断処理を実行し、
前記第１中断処理よりも前に前記消去動作を中断する第２中断処理を実行している場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作または前記消去ベリファイ動作を実行し、
前記第１中断処理よりも前に前記第２中断処理を実行していない場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行する、
半導体記憶装置。
【請求項１０】
前記第１回路は、
前記第１中断処理よりも前に前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行している場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去電圧印加動作を実行し、
前記第１中断処理よりも前に前記第２中断処理を実行し、前記第２中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行していない場合、前記第１中断処理で中断された前記消去動作の再開時に前記消去ベリファイ動作を実行する、
請求項９記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／０３０３１７２号明細書
米国特許出願公開第２０２２／０１９７５６０号明細書
米国特許第１１４０２９９６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
消去動作にかかる時間の増加を抑制できる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体記憶装置は、トランジスタを含むメモリセルと、配線と、第１回路とを含む。第１回路は、配線を介してトランジスタのゲートとトランジスタのチャネルとの間に消去電圧を印加する消去電圧印加動作と、メモリセルの閾値電圧を判定する消去ベリファイ動作とを含む消去動作を実行する。第１回路は、消去動作中に、第１コマンドを受信すると、消去動作を中断する第１中断処理を実行する。第１回路は、第１コマンドを受信したときの配線の電圧値に基づいて、第１中断処理で中断された消去動作の再開時に消去電圧印加動作または消去ベリファイ動作を実行する。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置を含むメモリシステムの一例を示すブロック図である。
第１実施形態に係る半導体記憶装置の構成の一例を示すブロック図である。
第１実施形態に係る半導体記憶装置内のメモリセルアレイの回路図である。
第１実施形態に係る半導体記憶装置内のメモリセルアレイの断面構造の一例を示す断面図である。
第１実施形態に係る半導体記憶装置内のメモリピラーの断面構造の一例を示す断面図である。
第１実施形態に係る半導体記憶装置の消去動作のシーケンスの一例を説明する図である。
第１実施形態に係る半導体記憶装置の消去動作の一例を示すタイミングチャートである。
第１実施形態に係る半導体記憶装置の消去動作中に中断の指示を受信したタイミングと、消去動作の再開時の動作との関係の一例を説明する図である。
第１実施形態に係る半導体記憶装置の消去動作の一例を示すフローチャートである。
第１実施形態に係る半導体記憶装置の消去動作の一例を示すタイミングチャートである。
第１実施形態に係る半導体記憶装置の消去動作の他の一例を示すタイミングチャートである。
第２実施形態に係る半導体記憶装置の消去動作の一例を示すフローチャートである。
第２実施形態に係る半導体記憶装置の消去動作の一例を示すタイミングチャートである。
第２実施形態に係る半導体記憶装置の消去動作の他の一例を示すタイミングチャートである。
第２実施形態に係る半導体記憶装置の消去動作の他の一例を示すタイミングチャートである。
第３実施形態に係る半導体記憶装置の消去動作の一例を示すフローチャートである。
第３実施形態に係る半導体記憶装置の消去動作の一例を示すタイミングチャートである。
第３実施形態に係る半導体記憶装置の消去動作の他の一例を示すタイミングチャートである。
第３実施形態の第１変形例に係る半導体記憶装置の消去動作の一例を示すフローチャートである。
第３実施形態の第１変形例に係る半導体記憶装置の消去動作の一例を示すタイミングチャートである。
第３実施形態の第２変形例に係る半導体記憶装置の消去動作の一例を示すフローチャートである。
【発明を実施するための形態】
【０００７】
以下、図面を参照して実施形態について説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
各機能ブロックは、以下の例のように区別されていなくてもよい。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実現されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。機能がどの機能ブロックによって実現されるかによって実施形態は限定されない。
【０００９】
また、各機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両方の組み合わせとして実現することができる。
【００１０】
１．第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
（【００１１】以降は省略されています）

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