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公開番号2024135256
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023045853
出願日2023-03-22
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/16 20060101AFI20240927BHJP(情報記憶)
要約【課題】メモリデバイスの信頼性を向上する。
【解決手段】実施形態のメモリデバイスは、導電層と、第1のスイッチング素子と、前記第1のスイッチング素子と前記導電層との間に接続された磁気抵抗効果素子と、前記導電層の一端に接続された第2のスイッチング素子と、を含むメモリセルと、前記第1のスイッチング素子を介して前記磁気抵抗効果素子に接続された第1の配線と、前記第2のスイッチング素子を介して前記導電層に接続された第2の配線と、前記導電層の他端に接続された第3の配線と、前記第2の配線又は前記第3の配線を介して書き込み電流IWRを前記導電層に流す書き込み回路と、を備える。書き込み電流IWRは、第1の電流値を有する第1の電流ピークPk1と、第2の電流値を有する第2の電流ピークPk2と、を含む。
【選択図】図8
特許請求の範囲【請求項１】
第１の部分及び第２の部分及び前記第１の部分と前記第２の部分との間の第３の部分を含む導電層と、第１のスイッチング素子と、前記第１のスイッチング素子と前記第３の部分との間に接続された磁気抵抗効果素子と、前記第１の部分に接続された第２のスイッチング素子と、を含むメモリセルと、
前記第１のスイッチング素子を介して前記磁気抵抗効果素子に接続された第１の配線と、
前記第２のスイッチング素子を介して前記第１の部分に接続された第２の配線と、
前記第２の部分に接続された第３の配線と、
前記第２の配線又は前記第３の配線を介して書き込み電流を前記導電層に流す書き込み回路と、
を具備し、
前記書き込み電流は、
第１の電流値を有する第１の電流ピークと、
第２の電流値を有する第２の電流ピークと、
を含む、
メモリデバイス。
続きを表示（約 750 文字）【請求項２】
前記第１及び第２の電流値は、正の値を有する、
請求項１に記載のメモリデバイス。
【請求項３】
前記第１の電流値は、正の値を有し、
前記第２の電流値は、負の値を有する、
請求項１に記載のメモリデバイス。
【請求項４】
前記第１の電流ピークにおいて、前記書き込み電流は、前記第１の部分から前記第２の部分へ流れ、
前記第２の電流ピークにおいて、前記書き込み電流は、前記第２の部分から前記第１の部分へ流れる、
請求項３に記載のメモリデバイス。
【請求項５】
前記第１の電流値の絶対値及び前記第２の電流値の絶対値は、前記磁気抵抗効果素子の磁化反転閾値電流の絶対値以上である、
請求項１に記載のメモリデバイス。
【請求項６】
前記第１の電流ピークの立ち上り速度は、前記第２の電流ピークの立ち上り速度と異なる、
請求項１に記載のメモリデバイス。
【請求項７】
前記第１の電流ピークの立ち上り速度は、前記第２の電流ピークの立ち上り速度より遅い、
請求項１に記載のメモリデバイス。
【請求項８】
前記第１の電流ピークの立ち下り速度は、前記第２の電流ピークの立ち下り速度と異なる、
請求項１に記載のメモリデバイス。
【請求項９】
前記第１の電流ピークの立ち下り速度は、前記第２の電流ピークの立ち下り速度より遅い、
請求項１に記載のメモリデバイス。
【請求項１０】
前記第１の電流値は、前記第２の電流値と同じである、
請求項１に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
磁気抵抗効果素子をメモリ素子として用いた磁気メモリデバイスが知られている。磁気抵抗効果素子へデータを書き込む方式として、種々の手法が提案されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２１／０１１９１１４号明細書
米国特許１１，２２７，６４６号明細書
米国特許１１，３６７，４７４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの信頼性を向上する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、第１の部分及び第２の部分及び前記第１の部分と前記第２の部分との間の第３の部分を含む導電層と、第１のスイッチング素子と、前記第１のスイッチング素子と前記第３の部分との間に接続された磁気抵抗効果素子と、前記第１の部分に接続された第２のスイッチング素子と、を含むメモリセルと、前記第１のスイッチング素子を介して前記磁気抵抗効果素子に接続された第１の配線と、前記第２のスイッチング素子を介して前記第１の部分に接続された第２の配線と、前記第２の部分に接続された第３の配線と、前記第２の配線又は前記第３の配線を介して書き込み電流を前記導電層に流す書き込み回路と、を備え、前記書き込み電流は、第１の電流値を有する第１の電流ピークと、第２の電流値を有する第２の電流ピークと、を含む。
【図面の簡単な説明】
【０００６】
第１の実施形態のメモリデバイスの構成の一例を示すブロック図。
第１の実施形態のメモリデバイスのメモリセルアレイの構成例を示す回路図。
第１の実施形態のメモリデバイスのメモリセルアレイの平面レイアウトの一例を示す平面図。
第１の実施形態のメモリデバイスのメモリセルアレイの断面構造の一例を示す断面図。
第１の実施形態のメモリデバイスの磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図。
第１の実施形態のメモリデバイスのスイッチング素子の特性の一例を示す図。
第１の実施形態のメモリデバイスのスイッチング素子の特性の一例を示す図。
第１の実施形態のメモリデバイスに用いられる書き込み電流のパルス波形を示す波形図。
第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための回路図。
第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための断面図。
第１の実施形態のメモリデバイスの書き込みシーケンスを説明するための断面図。
第１の実施形態のメモリデバイスに用いられる書き込み電流のパルス波形を示す波形図。
第１の実施形態のメモリデバイスの読み出しシーケンスを説明するための回路図。
第１の実施形態のメモリデバイスの読み出しシーケンスを説明するための断面図。
第１の実施形態のメモリデバイスの検証を説明するための図。
第１の実施形態のメモリデバイスの検証を説明するための図。
第１の実施形態のメモリデバイスの検証を説明するための図。
第１の実施形態のメモリデバイスの検証を説明するための図。
第２の実施形態のメモリデバイスの磁気抵抗効果素子及び周辺の配線の断面構造の一例を示す断面図。
第２の実施形態のメモリデバイスの書き込みシーケンスを説明するための断面図。
第２の実施形態のメモリデバイスの書き込みシーケンスを説明するための断面図。
第３の実施形態のメモリデバイスに用いられる書き込み電流のパルス波形を示す波形図。
実施形態のメモリデバイスの変形例を説明するための図。
実施形態のメモリデバイスの変形例を説明するための図。
実施形態のメモリデバイスの変形例を説明するための図。
実施形態のメモリデバイスの変形例を説明するための図。
実施形態のメモリデバイスの変形例を説明するための図。
【発明を実施するための形態】
【０００７】
図１乃至図２７を参照しながら、本実施形態のメモリデバイスについて説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００８】
＜実施形態＞
（１）第１の実施形態
図１乃至図１８を参照して、第１の実施形態のメモリデバイスについて説明する。
【０００９】
（ａ）構成例
図１乃至図８を参照して、第１の実施形態のメモリデバイスの構成例について説明する。
【００１０】
（ａ－１）メモリデバイスの構成例
図１は、本実施形態のメモリデバイスの構成の一例を示すブロック図である。
（【００１１】以降は省略されています）

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