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公開番号2024106703
公報種別公開特許公報(A)
公開日2024-08-08
出願番号2023011107
出願日2023-01-27
発明の名称RAM
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類G11C 29/50 20060101AFI20240801BHJP(情報記憶)
要約【課題】ポート間干渉による不良の有無を確実に確認することができるRAMを提供する。
【解決手段】RAM(101)は、第1クロック信号及び前記第1クロック信号とは非同期の第2クロック信号の一方に基づく書き込み動作と、前記第1クロック信号及び前記第2クロック信号の他方に基づく読み出し動作とが可能に構成されている。前記RAMは、テストモードにおいて、第1パルス信号と、前記第1パルス信号と同期する第2パルス信号と、を生成するように構成された信号生成回路(51、52)を備える。前記RAMは、前記テストモードにおいて、前記第1パルス信号及び前記第2パルス信号の一方に基づく書き込み動作を行い、前記第1パルス信号及び前記第2パルス信号の他方に基づく読み出し動作を行うように構成されている。
【選択図】図7
特許請求の範囲【請求項１】
第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されたＲＡＭであって、
テストモードにおいて、第１パルス信号と、前記第１パルス信号と同期する第２パルス信号と、を生成するように構成された信号生成回路を備え、
前記テストモードにおいて、前記第１パルス信号及び前記第２パルス信号の一方に基づく書き込み動作を行い、前記第１パルス信号及び前記第２パルス信号の他方に基づく読み出し動作を行うように構成されている、ＲＡＭ。
続きを表示（約 750 文字）【請求項２】
前記テストモードは、
前記信号生成回路が前記第２クロック信号から前記第１パルス信号及び前記第２パルス信号を生成する第１モードを少なくとも一つ含み、
前記信号生成回路が前記第１クロック信号から前記第１パルス信号及び前記第２パルス信号を生成する第２モードを少なくとも一つ含む、請求項１に記載のＲＡＭ。
【請求項３】
前記第１モードは、第１テストモードを含み、
前記第１テストモードでは、前記第２パルス信号の立ち下がりエッジと前記第１パルス信号の立ち上がりエッジとが同じタイミングで出現する、請求項２に記載のＲＡＭ。
【請求項４】
前記第１モードは、第２テストモードを含み、
前記第２テストモードでは、前記第２パルス信号の立ち上がりエッジと前記第１パルス信号の立ち上がりエッジとが同じタイミング又は前記第２パルス信号の立ち上がりエッジに対して第１所定時間遅延して前記第１パルス信号の立ち上がりエッジが出現する、請求項２に記載のＲＡＭ。
【請求項５】
前記第２モードは、第３テストモードを含み、
前記第３テストモードでは、前記第１パルス信号の立ち下がりエッジと前記第２パルス信号の立ち上がりエッジとが同じタイミングで出現する、請求項２に記載のＲＡＭ。
【請求項６】
前記テストモードは、第４テストモードを含み、
前記第４テストモードでは、前記第１パルス信号の立ち上がりエッジと前記第２パルス信号の立ち上がりエッジとが同じタイミング又は前記第１パルス信号の立ち上がりエッジに対して第２所定時間遅延して前記第２パルス信号の立ち上がりエッジが出現する、請求項２に記載のＲＡＭ。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、ＲＡＭ（Random Access Memory）に関し、より詳細にはデュアルポートＲＡＭ及び２port ＲＡＭを含むマルチポートＲＡＭに関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
特許文献１で開示されているＲＡＭは、第１メモリセルからのデータ読み出しと、第２メモリセルへのデータ書き込みを、同時又はほぼ同時に行うことができる。このようなＲＡＭは、データの処理を高速に行うことができる。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２００７／０１８０４３号（段落０００２）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１で開示されているＲＡＭでは、ポート間干渉が生じる。ポート間干渉による不良が有るＲＡＭが出荷されることを防止するために、出荷前の検査において、ポート間干渉による不良の有無を確認する必要がある。
【課題を解決するための手段】
【０００５】
本明細書中に開示されているＲＡＭは、第１クロック信号及び前記第１クロック信号とは非同期の第２クロック信号の一方に基づく書き込み動作と、前記第１クロック信号及び前記第２クロック信号の他方に基づく読み出し動作とが可能に構成されている。前記ＲＡＭは、テストモードにおいて、第１パルス信号と、前記第１パルス信号と同期する第２パルス信号と、を生成するように構成された信号生成回路を備える。前記ＲＡＭは、前記テストモードにおいて、前記第１パルス信号及び前記第２パルス信号の一方に基づく書き込み動作を行い、前記第１パルス信号及び前記第２パルス信号の他方に基づく読み出し動作を行うように構成されている。
【発明の効果】
【０００６】
本明細書中に開示されているＲＡＭによれば、ポート間干渉による不良の有無を確実に確認することができる。
【図面の簡単な説明】
【０００７】
図１は、比較例に係るデュアルポートＲＡＭの概略ブロック図である。
図２は、比較例に係るデュアルポートＲＡＭの各部電圧波形を示すタイミングチャートである。
図３は、比較例に係るデュアルポートＲＡＭの一部を示す図である。
図４は、比較例に係るデュアルポートＲＡＭの一部を示す図である。
図５は、クロック信号及びビット線に印加される電圧を示すタイミングチャートである。
図６は、クロック信号間のタイミング差とビット線間の電圧差との関係を示す図である。
図７は、本実施形態に係るデュアルポートＲＡＭの概略ブロック図である。
図８は、信号生成部の構成例を示す図である。
図９は、選択信号及びテストポート選択信号とモードとの関係を示す図である。
図１０は、テストモードにおける１ショットパルス信号を示す図である。
【発明を実施するための形態】
【０００８】
本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
【０００９】
＜デュアルポートＲＡＭ（比較例）＞
図１は、比較例（＝後出の実施形態と対比される一般的な構成例）に係るデュアルポートＲＡＭの概略ブロック図である。
【００１０】
比較例に係るデュアルポートＲＡＭ１００は、互いに独立した第１入出力ポートであるＡポート（不図示）及び第２入出力ポートであるＢポート（不図示）を備える。
（【００１１】以降は省略されています）

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