特許ウォッチ

公開番号2024130130
公報種別公開特許公報(A)
公開日2024-09-30
出願番号2023039662
出願日2023-03-14
発明の名称記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 11/16 20060101AFI20240920BHJP(情報記憶)
要約【課題】メモリセルのアドレスに関係なく、メモリセルに定電流または定電圧を供給できる記憶装置を提供する。
【解決手段】一実施形態の記憶装置3は、第1メモリセルMCと、第2メモリセルMCと、第1メモリセル及び第2メモリセルに接続された第1配線WLと、第2メモリセルに接続された第2配線BLと、第3回路17とを含む。第3回路は、第1配線及び第2配線に接続可能な第1回路18と、第1配線及び第2配線に接続可能な第2回路21とを含む。第1メモリセルに対する書込み動作または読出し動作時に、第1回路は、第1メモリセルに供給する第1電流Iwを出力し、第2回路は、第2配線に流れる第2電流Ilkbに基づく第3電流Ifbを出力し、第3回路は、第1電流と第3電流との和を第1配線に供給する。
【選択図】図6
特許請求の範囲【請求項１】
第１メモリセルと、
第２メモリセルと、
前記第１メモリセル及び前記第２メモリセルに接続された第１配線と、
前記第２メモリセルに接続された第２配線と、
前記第１配線及び前記第２配線に接続可能な第１回路と、
前記第１配線及び前記第２配線に接続可能な第２回路と
を含む、第３回路と
を備え、
前記第１メモリセルに対する書込み動作または読出し動作時に、
前記第１回路は、前記第１メモリセルに供給する第１電流を出力し、
前記第２回路は、前記第２配線に流れる第２電流に基づく第３電流を出力し、
前記第３回路は、前記第１電流と前記第３電流との和を前記第１配線に供給する、
記憶装置。
続きを表示（約 1,000 文字）【請求項２】
前記第３電流は、前記第２電流に等しい、
請求項１記載の記憶装置。
【請求項３】
前記第２回路は、
前記第２電流に基づく第１値を生成する第４回路と、
前記第１値に基づく前記第３電流を出力する第５回路と
を含む、
請求項１記載の記憶装置。
【請求項４】
第３メモリセルと、
前記第１メモリセル及び前記第３メモリセルに接続された第３配線と
前記第３メモリセルに接続された第４配線と、
を更に備え、
前記第３回路は、
前記第１配線及び前記第４配線に接続可能な第６回路
を更に含み、
前記第６回路は、前記第１メモリセルに対する読出し動作時に、前記第１配線の第１電圧と、前記第２電流及び前記第４配線に流れる第４電流に基づく第２電圧とに基づいて、前記第１メモリセルに記憶されたデータを判定する、
請求項１記載の記憶装置。
【請求項５】
前記第６回路は、
前記第２電圧を生成する第７回路と、
前記第１電圧と前記第２電圧とを比較する第８回路と
を含む、
請求項４記載の記憶装置。
【請求項６】
前記第２電圧は、第３電圧に、前記第１配線で生じる電圧降下量、及び前記第３配線で生じる電圧降下量が加算された電圧である、
請求項４記載の記憶装置。
【請求項７】
前記第２電圧は、第３電圧に、前記第１配線の配線抵抗と前記第２電流との積、及び前記第２配線の配線抵抗と前記第４電流との積が加算された電圧である、
請求項４記載の記憶装置。
【請求項８】
前記第２回路は、
前記第２電流に基づく第２値を生成する第９回路と、
前記第４電流に基づく第３値を生成する第１０回路と
を含み、
前記第６回路は、前記第１メモリセルに対する読出し動作時に、前記第１電圧と、前記第２値及び前記第３値に基づく前記第２電圧とに基づいて、前記第１メモリセルに記憶されたデータを判定する、
請求項４記載の記憶装置。
【請求項９】
前記第１メモリセル及び前記第２メモリセルは、可変抵抗素子を含む、
請求項１記載の記憶装置。
【請求項１０】
前記可変抵抗素子は磁気抵抗効果素子である、
請求項９記載の記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、記憶装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
可変抵抗素子を記憶素子として用いた記憶装置が知られている。例えば、磁気抵抗効果素子を可変抵抗素子として用いた磁気記憶装置（ＭＲＡＭ：Magnetoresistive Random Access Memory）が知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１８／０２０４６１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリセルのアドレスに関係なく、メモリセルに定電流または定電圧を供給できる記憶装置を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る記憶装置は、第１メモリセルと、第２メモリセルと、第１メモリセル及び第２メモリセルに接続された第１配線と、第２メモリセルに接続された第２配線と、第３回路とを含む。第３回路は、第１配線及び第２配線に接続可能な第１回路と、第１配線及び第２配線に接続可能な第２回路とを含む。第１メモリセルに対する書込み動作または読出し動作時に、第１回路は、第１メモリセルに供給する第１電流を出力し、第２回路は、第２配線に流れる第２電流に基づく第３電流を出力し、第３回路は、第１電流と第３電流との和を第１配線に供給する。
【図面の簡単な説明】
【０００６】
図１は、第１実施形態に係る記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
図２は、第１実施形態に係る記憶装置に含まれるメモリセルアレイの構成の一例を示す回路図である。
図３は、第１実施形態に係る記憶装置に含まれる磁気抵抗効果素子の構造の一例を示す断面図である。
図４は、第１実施形態に係る記憶装置に含まれるロウ選択回路、カラム選択回路、及び書込み・読出し回路の構成の一例を示す回路図である。
図５は、第１実施形態に係る記憶装置に含まれるロウ選択回路、カラム選択回路、及び書込み・読出し回路の構成の一例を示す回路図である。
図６は、第１実施形態に係る記憶装置の書込み動作を説明する図である。
図７は、第１実施形態に係る記憶装置の書込み動作時の電圧の波形を示す図である。
図８は、第１実施形態に係る記憶装置の書込み動作時の電流の波形を示す図である。
図９は、第１実施形態に係る記憶装置の書込み動作を説明する図である。
図１０は、第１実施形態の変形例に係る記憶装置に含まれるフィードバック回路の構成の一例を示す回路図である。
図１１は、第１実施形態の変形例に係る記憶装置に含まれるフィードバック回路の構成の一例を示す回路図である。
図１２は、第２実施形態に係る記憶装置に含まれる書込み・読出し回路の構成の一例を示す回路図である。
図１３は、第２実施形態に係る記憶装置の読出し動作を説明する図である。
図１４は、第３実施形態に係る記憶装置に含まれる書込み・読出し回路の構成の一例を示す回路図である。
図１５は、第３実施形態に係る記憶装置に含まれる書込み・読出し回路の構成の一例を示す回路図である。
図１６は、第３実施形態に係る記憶装置の書込み動作を説明する図である。
図１７は、第３実施形態に係る記憶装置の書込み動作時の電圧の波形を示す図である。
図１８は、第３実施形態に係る記憶装置の書込み動作時の電流の波形を示す図である。
図１９は、第３実施形態に係る記憶装置の書込み動作を説明する図である。
図２０は、第４実施形態に係る記憶装置に含まれる書込み・読出し回路の構成の一例を示す回路図である。
図２１は、第４実施形態に係る記憶装置の読出し動作を説明する図である。
【発明を実施するための形態】
【０００７】
以下、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字または数字を付加する場合がある。
【０００８】
１．第１実施形態
第１実施形態に係る記憶装置について説明する。第１実施形態に係る記憶装置は、例えば、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）によって磁気抵抗効果（Magnetoresistance effect）を有する素子（ＭＴＪ素子、またはMagnetoresistance effect elementともいう）を可変抵抗素子として用いた、磁気記憶装置である。本実施形態、並びに後述する実施形態及び変形例において、ＭＴＪ素子を可変抵抗素子として用いた場合で説明するとともに、表記上、磁気抵抗効果素子ＭＴＪとして説明を行う。
【０００９】
１．１構成
１．１．１メモリシステムの構成
本実施形態に係る記憶装置を含むメモリシステムの構成について、図１を用いて説明する。図１は、本実施形態に係る記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
【００１０】
メモリシステム１は、データを記憶するデバイスである。図１に示すように、メモリシステム１は、メモリコントローラ２及び記憶装置３を含む。
（【００１１】以降は省略されています）

関連特許