特許ウォッチ

公開番号2024119314
公報種別公開特許公報(A)
公開日2024-09-03
出願番号2023026121
出願日2023-02-22
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 11/408 20060101AFI20240827BHJP(情報記憶)
要約
【課題】エラー訂正の可能性を高める半導体記憶装置の提供。
【解決手段】半導体記憶装置は、複数のメモリセルを含み、読出動作または書込動作で同時に駆動される第1および第2サブアレイを含むメモリセルアレイを備える。複数の第1配線は、メモリセルアレイにおいて第1方向に配列された複数のメモリセルを物理行とし、複数の物理行のそれぞれに対応してメモリセルに接続されている。複数の第2配線はメモリセルアレイにおいて第1方向に交差する第2方向に配列された複数のメモリセルに接続されている。デコーダは、複数の物理行のそれぞれに対応する論理行アドレスに基づいて複数の第1配線から選択配線を選択し、読出し電圧または書き込み電圧を選択配線に印加する。センスアンプは複数の第2配線からのデータを検出する。複数の物理行のうち或る物理行に隣接する物理行に対応する論理行アドレスは、第1サブアレイと第2サブアレイとの間で異なる。
【選択図】図3
特許請求の範囲【請求項１】
複数のメモリセルを含み、読出し動作または書込み動作において同時に駆動される第１および第２サブアレイを含むメモリセルアレイと、
前記メモリセルアレイにおいて第1方向に配列された複数の前記メモリセルを物理行とし、複数の前記物理行のそれぞれに対応して前記メモリセルに接続された複数の第１配線と、
前記メモリセルアレイにおいて前記第1方向に交差する第２方向に配列された複数の前記メモリセルに接続された複数の第２配線と、
前記複数の物理行のそれぞれに対応する論理行アドレスに基づいて前記複数の第１配線から選択配線を選択し、読出し電圧または書き込み電圧を前記選択配線に印加するデコーダと、
前記複数の第２配線からのデータを検出するセンスアンプとを備え、
前記複数の物理行のうち或る物理行に隣接する物理行に対応する論理行アドレスは、前記第１サブアレイと前記第２サブアレイとの間で異なる、半導体記憶装置。
続きを表示（約 820 文字）【請求項２】
前記デコーダは、前記論理行アドレスに基づいて、前記第１および第２サブアレイのそれぞれに設定された前記物理行に対応する前記第１配線を選択する、請求項１に記載の半導体記憶装置。
【請求項３】
前記デコーダは、前記第１および第２サブアレイのそれぞれに設けられ、同一の前記論理行アドレスに対して互いに異なる前記物理行を選択する物理行アドレスを出力する第１および第２選択回路を備える、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記デコーダは、
前記第１および第２サブアレイに共通に設けられ、同一の前記論理行アドレスに対して或る物理行を選択する物理行アドレスを出力する選択回路と、
前記選択回路の出力と前記第１および第２サブアレイの前記複数の第１配線との間を接続し、前記物理行アドレスのビットを前記第１サブアレイと前記第２サブアレイとの間で異なる前記物理行に対応する前記第１配線に入力する接続部とをさらに備える、請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記デコーダと前記第１および第２サブアレイとの間に設けられ、前記論理行アドレスに従って前記第１配線に電圧を印加するドライバをさらに備える、請求項４に記載の半導体記憶装置。
【請求項６】
前記接続部は、前記選択回路の出力と前記ドライバの入力との間を接続するコンタクトである、請求項５に記載の半導体記憶装置。
【請求項７】
前記第１および第２サブアレイは、読出し動作または書込み動作において同時に駆動される前記複数の第１配線に対応している、請求項１に記載の半導体記憶装置。
【請求項８】
前記メモリセルアレイは、ＤＲＡＭ（Dynamic Random Access Memory）である、請求項１または請求項２に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置において、メモリセルアレイからデータを読み出しあるいは書き込むときに、互いに隣接するワード線間の干渉により、選択ワード線に隣接するワード線に接続されたメモリセルがディスターブを受ける場合がある。このようなディスターブにより多くのメモリセルのデータがエラーになると、ＥＣＣ（Error Correction Code）によるデータ訂正が困難になるという問題があった。
【先行技術文献】
【特許文献】
【０００３】
米国特許公開第２０２２／０１９７７４０号公報
米国特許第１０９５０２９２号明細書
米国特許公開第２０２２／０１８９５３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ワード線間の干渉によりデータがエラーになっても、エラー訂正の可能性を高めることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、複数のメモリセルを含み、読出し動作または書込み動作において同時に駆動される第１および第２サブアレイを含むメモリセルアレイを備える。複数の第１配線は、メモリセルアレイにおいて第1方向に配列された複数のメモリセルを物理行とし、複数の物理行のそれぞれに対応してメモリセルに接続されている。複数の第２配線は、メモリセルアレイにおいて第1方向に交差する第２方向に配列された複数のメモリセルに接続されている。デコーダは、複数の物理行のそれぞれに対応する論理行アドレスに基づいて複数の第１配線から選択配線を選択し、読出し電圧または書き込み電圧を選択配線に印加する。センスアンプは、複数の第２配線からのデータを検出する。複数の物理行のうち或る物理行に隣接する物理行に対応する論理行アドレスは、第１サブアレイと第２サブアレイとの間で異なる。
【図面の簡単な説明】
【０００６】
第１実施形態による半導体記憶装置の構成例を示す図。
比較例によるサブアレイの物理行アドレスと論理行アドレスとの対応関係を示す概念図。
第１実施形態によるサブアレイの物理行アドレスと論理行アドレスとの対応関係を示す概念図。
第１実施形態によるサブアレイの物理行アドレスと論理行アドレスとの対応関係を示す概念図。
第２実施形態による半導体記憶装置のワード線の駆動部分の構成例を示すブロック図。
マルチプレクサのそれぞれの入力信号と出力信号の論理を示す図。
マルチプレクサのそれぞれの入力信号と出力信号の論理を示す図。
マルチプレクサのそれぞれの入力信号と出力信号の真理値表の一例。
マルチプレクサを用いたロウデコーダおよびワード線ドライバの構成例を示す図。
第３実施形態によるマルチプレクサを用いたロウデコーダおよびワード線ドライバの構成例を示す図。
第４実施形態によるサブアレイの構成を示すブロック図。
第４実施形態によるサブアレイのワード線と論理行アドレスとの対応関係を示す表。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態による半導体記憶装置１の構成例を示す図である。本実施形態の半導体記憶装置１は、例えば、メモリセルＭＣが二次元的（平面的）あるいは三次元的（立体的）に配列されたメモリセルアレイＭＣＡを備えたＤＲＡＭである。本実施形態では、二次元的なメモリセルアレイＭＣＡについて説明する。メモリセルＭＣは、１ビットデータまたはマルチビットデータを格納するメモリセルとして用いられる。
【０００９】
複数のメモリセルＭＣは、例えば、Ｘ－Ｙ面内において平面的に行列状に配列されており、二次元のメモリセルアレイＭＣＡを構成している。
【００１０】
本実施形態による半導体記憶装置１は、メモリセルアレイＭＣＡと、複数のワード線ＷＬと、複数のビット線ＢＬと、ロウデコーダＲＤと、ワード線ドライバＷＤと、センスアンプ回路ＳＡと、コントローラＣＴＬとを備えている。半導体記憶装置１は、１つの半導体チップとして構成されている。
（【００１１】以降は省略されています）

関連特許