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公開番号2024136539
公報種別公開特許公報(A)
公開日2024-10-04
出願番号2023047685
出願日2023-03-24
発明の名称半導体記憶装置、半導体記憶装置の制御方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類G11C 29/00 20060101AFI20240927BHJP(情報記憶)
要約【課題】有効ブロック数を改善することが可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第1レジスタと、第2レジスタと、第3レジスタと、第1アドレス登録部と、第2アドレス登録部と、を備える。第1レジスタは、第1物理プレーンの物理ブロックのアドレスである第1アドレスの情報を保持する。第2レジスタは、第2物理プレーンの物理ブロックのアドレスである第2アドレスの情報を保持する。第3レジスタは、第1物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ第2物理プレーンにおいて正常な物理ブロックのアドレスである第3アドレスの情報を保持する。第1アドレス登録部は、第1アドレスに対応する第2物理プレーンの物理ブロックが不良なブロックである場合、第3レジスタに保持されている第3アドレスを第2アドレスとして第2レジスタに登録する。
【選択図】図10
特許請求の範囲【請求項１】
複数のメモリセルの集合である物理ブロックをそれぞれ複数有する複数の物理プレーンを有し、複数の前記物理プレーンを組み合わせて一つの論理プレーンとして動作させる半導体記憶装置であって、
前記論理プレーンとして動作する複数の物理プレーンのうちの一つを第１物理プレーンとし、前記第１物理プレーンとは別の物理プレーンを第２物理プレーンとするとき、
前記第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を保持するための第１レジスタと、
前記第１アドレスに対応付けられる前記第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を保持するための第２レジスタと、
前記第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ前記第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスの情報を保持するための第３レジスタと、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが不良なブロックである場合、前記第３レジスタに保持されている前記第３アドレスを前記第２アドレスとして前記第２レジスタに登録する第１アドレス登録部と、
電源投入後に実行されるパワーオンリード処理の際に、前記第３アドレスの情報を前記第３レジスタに登録する第２アドレス登録部と、を備える
半導体記憶装置。
続きを表示（約 1,700 文字）【請求項２】
前記第１レジスタは、前記第１アドレスとして、前記第２物理プレーンにおいて不良なブロックのアドレスであって、且つ前記第１物理プレーンにおいて正常なブロックのアドレスを保持する
請求項１に記載の半導体記憶装置。
【請求項３】
前記第１アドレス登録部は、
前記第１レジスタに保持される前記第１アドレスを読み込み、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが正常なブロックである場合、前記第１アドレスを前記第２アドレスとして前記第２レジスタにそのまま登録し、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが不良なブロックである場合、前記第１アドレスを前記第３レジスタに変換して、当該第３アドレスを前記第２アドレスとして前記第２レジスタに登録する
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１アドレス登録部は、
前記第１プレーンにおいて正常なブロックであって、且つ前記第２物理プレーンにおいて不良なブロックのアドレスである第４アドレスを保持するための第４レジスタを更に備える
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１アドレス登録部は、
前記第１レジスタに保持される前記第１アドレスを読み込むとともに、読み込んだ前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとを比較して、それらが一致しているか否かを示す信号を出力する比較回路と、
前記第１レジスタに保持される前記第１アドレスを読み込むとともに、読み込んだ前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとが一致している場合には、前記第１アドレスを、前記第３レジスタに保持される前記第３アドレスに変換する変換回路と、
前記第１レジスタに保持される前記第１アドレスと、前記変換回路により変換されたアドレスとを取り込むとともに、前記比較回路の出力信号に基づいて前記第１アドレス及び前記変換回路により変換されたアドレスのいずれかを前記第２レジスタに出力するマルチプレクサと、を備え、
前記マルチプレクサは、
前記比較回路から出力される信号が、前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとが不一致であることを示す信号である場合、前記第１アドレスを前記第２レジスタに出力し、
前記比較回路から出力される信号が、前記第１アドレスと、前記第４レジスタに保持される前記第４アドレスとが一致していることを示す信号である場合、前記変換回路により変換されたアドレスを前記第２レジスタに出力する
請求項４に記載の半導体記憶装置。
【請求項６】
前記第２アドレス登録部は、前記パワーオンリード処理の際に、前記第４レジスタの情報を前記第４レジスタに更に登録する
請求項４に記載の半導体記憶装置。
【請求項７】
複数のメモリセルの集合である物理ブロックをそれぞれ複数有する複数の物理プレーンを有し、複数の前記物理プレーンを組み合わせて一つの論理プレーンとして動作させる半導体記憶装置の制御方法であって、
前記論理プレーンとして動作する複数の物理プレーンのうちの一つを第１物理プレーンとし、前記第１物理プレーンとは別の物理プレーンを第２物理プレーンとするとき、
前記第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を第１レジスタに保持し、
前記第１アドレスに対応付けられる前記第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を第２レジスタに保持し、
前記第１アドレスに対応する前記第２物理プレーンの物理ブロックが不良なブロックである場合、前記第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ前記第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスを前記第２アドレスとして前記第２レジスタに登録し、
電源投入後に実行されるパワーオンリード処理の際に、前記第３アドレスの情報を第３レジスタに登録する
半導体記憶装置の制御方法。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置、及び半導体記憶装置の制御方法に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
半導体記憶装置では、通常メモリ領域と冗長メモリ領域とが設けられており、通常メモリ領域の不良なブロックのアドレスを冗長メモリ領域の正常なブロックに置き換える。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２００４／０００３３１５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
開示された実施形態によれば、有効ブロック数を改善することが可能な半導体記憶装置及び半導体記憶装置の制御方法が提供される。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数のメモリセルの集合である物理ブロックをそれぞれ複数有する複数の物理プレーンを有し、複数の物理プレーンを組み合わせて一つの論理プレーンとして動作させる半導体記憶装置である。半導体記憶装置は、第１レジスタと、第２レジスタと、第３レジスタと、第１アドレス登録部と、第２アドレス登録部と、を備える。論理プレーンとして動作する複数の物理プレーンのうちの一つを第１物理プレーンとし、第１物理プレーンとは別の物理プレーンを第２物理プレーンとするとき、第１レジスタは、第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を保持するためのものであり、第２レジスタは、第１アドレスに対応付けられる第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を保持するためのものである。第３レジスタは、第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスの情報を保持するためのものである。第１アドレス登録部は、第１アドレスに対応する第２物理プレーンの物理ブロックが不良なブロックである場合、第３レジスタに保持されている第３アドレスを第２アドレスとして第２レジスタに登録する。第２アドレス登録部は、電源投入後に実行されるパワーオンリード処理の際に、第３アドレスの情報を第３レジスタに登録する。
【０００６】
実施形態の半導体記憶装置の制御方法は、複数のメモリセルの集合である物理ブロックをそれぞれ複数有する複数の物理プレーンを有し、複数の物理プレーンを組み合わせて一つの論理プレーンとして動作させる半導体記憶装置の制御方法である。この制御方法は、論理プレーンとして動作する複数の物理プレーンのうちの一つを第１物理プレーンとし、第１物理プレーンとは別の物理プレーンを第２物理プレーンとするとき、第１物理プレーンの物理ブロックのアドレスである第１アドレスの情報を第１レジスタに保持し、第１アドレスに対応付けられる第２物理プレーンの物理ブロックのアドレスである第２アドレスの情報を第２レジスタに保持し、第１アドレスに対応する第２物理プレーンの物理ブロックが不良なブロックである場合、第１物理プレーンにおいて不良な物理ブロックのアドレスであって、且つ第２物理プレーンにおいて正常な物理ブロックのアドレスである第３アドレスを第２アドレスとして第２レジスタに登録し、電源投入後に実行されるパワーオンリード処理の際に、第３アドレスの情報を第３レジスタに登録する。
【図面の簡単な説明】
【０００７】
実施形態のメモリシステムの概略構成を示すブロック図。
実施形態の半導体記憶装置の概略構成を示すブロック図。
実施形態のレジスタの概略構成を示すブロック図。
実施形態のロウデコーダとメモリセルアレイの接続の一例を示すブロック図。
実施形態の半導体記憶装置の構成を示す回路図。
実施形態の半導体記憶装置の断面構造を示す断面図。
論理アドレスから物理アドレスを設定する方法の一例を示すブロック図。
論理ブロックアドレスの設定例を模式的に示す図。
実施形態の論理ブロックアドレスの設定例を模式的に示す図。
実施形態のアドレスレジスタの概略構成を示すブロック図。
実施形態の半導体記憶装置における論理ブロックアドレスの設定例を模式的に示す図。
（Ａ），（Ｂ）は、実施形態のブロック状態レジスタ及び置き換えレジスタに保持される情報の一例を模式的に示す図。
実施形態の半導体記憶装置の動作例を示すフローチャート。
他の実施形態の半導体記憶装置の断面構造を示す断面図。
【発明を実施するための形態】
【０００８】
１実施形態
以下、実施形態の半導体記憶装置及びその制御方法について図面を参照しながら説明する。本実施形態では、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
【０００９】
１．１メモリシステムの構成
図１に示されるように、本実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備えている。メモリシステムはホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２が一つのみ図示されているが、実際のメモリシステムには半導体記憶装置２が複数設けられている。
【００１０】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、ライトプロテクト信号／ＷＰ、データの信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
（【００１１】以降は省略されています）

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