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公開番号2024124324
公報種別公開特許公報(A)
公開日2024-09-12
出願番号2023199384
出願日2023-11-24
発明の名称半導体記憶装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20240905BHJP()
要約【課題】チャネル部のキャリア移動度を向上させたメモリセルアレイを備える半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、チップ状の半導体記憶装置である。積層体は、複数の第1絶縁層と、メモリセルトランジスタのコントロールゲートとして機能する複数の第1導電層、とが第1方向に交互に積層されている。第1柱状体は、積層体内を第1方向に延伸する第1半導体部を含む。絶縁膜は、半導体記憶装置の端部に設けられている。第2柱状体は、絶縁膜内を第1方向に延伸し、第1半導体部より第1方向に短い第2半導体部を含む。第2柱状体の底部における第2半導体部の不純物濃度は、第1柱状体の第1導電層との交差部における第1半導体部の不純物濃度よりも高い。
【選択図】図6
特許請求の範囲【請求項１】
半導体記憶装置であって、
複数の第１絶縁層と、メモリセルトランジスタのコントロールゲートとして機能する複数の第１導電層、とが第１方向に交互に積層された積層体と、
前記積層体内を前記第１方向に延伸する第１半導体部を含む第1柱状体と、
前記半導体記憶装置の端部に設けられた絶縁膜と、
前記絶縁膜内を前記第１方向に延伸し、前記第１半導体部より前記第１方向に短い第２半導体部を含む第２柱状体と、を備え、
前記第２柱状体の底部における前記第２半導体部の不純物濃度は、前記第１柱状体の前記第１導電層との交差部における前記第１半導体部の不純物濃度よりも高い、半導体記憶装置。
続きを表示（約 1,100 文字）【請求項２】
前記第１および第２半導体部には、ポリシリコン膜が用いられ、
前記ポリシリコン膜の結晶の粒径は、８０ｎｍ以上である、請求項１に記載の半導体記憶装置。
【請求項３】
前記第２柱状体の底部における前記第２半導体部の不純物濃度は、前記第２柱状体の前記底部と異なる第１部分における前記第２半導体部の不純物濃度よりも高い、請求項１に記載の半導体記憶装置。
【請求項４】
前記第２柱状体の前記第１部分の不純物濃度は、前記第１柱状体の前記交差部における前記第１半導体部の不純物濃度と等しい、請求項３に記載の半導体記憶装置。
【請求項５】
前記第２柱状体の底部における前記第２半導体部の不純物濃度は、１×１０
２０
ｃｍ
－３
以上である、請求項１に記載の半導体記憶装置。
【請求項６】
前記第１柱状体の前記第１導電層との交差部における前記第１半導体部の不純物濃度は、５×１０
１９
ｃｍ
－３
以下である、請求項５に記載の半導体記憶装置。
【請求項７】
複数の第１絶縁層と複数の第１導電層とが第１方向に交互に積層された積層体と、
第１半導体部と、前記第１半導体部と前記積層体との間に設けられた第２絶縁体部と、を含む柱状体とを備え、
前記複数の第１導電層と前記第１半導体部との交差部分は、トランジスタとして機能し、
前記第１半導体部の第１導電型不純物濃度は、前記交差部分において、１×１０
２０
ｃｍ
－３
以上である、半導体記憶装置。
【請求項８】
前記第１半導体部のキャリア濃度は、不純物濃度よりも低い、請求項７に記載の半導体記憶装置。
【請求項９】
前記第１半導体部は、ｎ型不純物を含み、
前記第１半導体部の可動電子の濃度は、ｎ型不純物濃度よりも低い、請求項７に記載の半導体記憶装置。
【請求項１０】
複数の第１絶縁層とメモリセルトランジスタのコントロールゲートとして機能する複数の第１導電層とが第１方向に交互に積層された積層体と、
前記積層体内を前記第１方向に延伸する第１半導体部を含む第1柱状体とを備え、
前記第１柱状体の底部における前記第１半導体部の不純物濃度は、前記第１柱状体の前記第１導電層との交差部における前記第１半導体部の不純物濃度よりも高い、半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置およびその製造方法に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、メモリセルを３次元的に配列した立体型メモリセルアレイを備える場合がある。このような立体型メモリセルアレイのセル電流を増大させるために、メモリセルのチャネル部のキャリア移動度を改善することが求められている。
【先行技術文献】
【非特許文献】
【０００３】
Yasuo Wada and Shigeru Nishimatsu 1978 J. Electrochem. Soc. 125 1499
Hydrogen in crystalline semiconductors: A review of experimental results Physica B: Condensed Matter Volume 170, Issues 1-4, April 1991, PP. 3-20
Microscopic structure of hydrogen-shallow-donor complexes in crystalline silicon Physical review B vol.41 Number 6 p.3882 (1990)
【発明の概要】
【発明が解決しようとする課題】
【０００４】
チャネル部のキャリア移動度を向上させたメモリセルアレイを備える半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、チップ状の半導体記憶装置である。積層体は、複数の第１絶縁層と、メモリセルトランジスタのコントロールゲートとして機能する複数の第１導電層、とが第１方向に交互に積層されている。第1柱状体は、積層体内を第１方向に延伸する第１半導体部を含む。絶縁膜は、半導体記憶装置の端部に設けられている。第２柱状体は、絶縁膜内を第１方向に延伸し、第１半導体部より第１方向に短い第２半導体部を含む。第２柱状体の底部における第２半導体部の不純物濃度は、第１柱状体の第１導電層との交差部における第１半導体部の不純物濃度よりも高い。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体装置の構成例を示す断面図。
積層体の構成例を示す平面図。
３次元構造のメモリセルを例示する断面図。
３次元構造のメモリセルを例示する断面図。
第１実施形態による半導体記憶装置のアレイチップの構成例を示す概略平面図。
ダミー柱状部の構成例を示す断面図。
１つのダミー柱状部の構成例を示す断面図。
第１実施形態による柱状部およびダミー柱状部の半導体ボディおよびその周辺を示す断面図。
第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。
図９に続く、半導体記憶装置の製造方法の一例を示す断面図。
図９に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１０Ａに続く、半導体記憶装置の製造方法の一例を示す断面図。
図１０Ｂに続く、半導体記憶装置の製造方法の一例を示す断面図。
図１１Ａに続く、半導体記憶装置の製造方法の一例を示す断面図。
図１２に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１２に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１３Ａの破線枠Ｂの部分の断面図。
図１４に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１５に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１６に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１６に続く、半導体記憶装置の製造方法の一例を示す断面図。
第１実施形態の変形例１に係る半導体記憶装置の製造方法の一例を示す断面図。
図１８に続く、半導体記憶装置の製造方法の一例を示す断面図。
第１実施形態の変形例２に係る半導体記憶装置の構成例を示す断面図。
第１実施形態の変形例２に係る半導体記憶装置の構成例を示す断面図。
第２実施形態に係る半導体記憶装置の製造方法の一例を示す断面図。
図２２に続く、半導体記憶装置の製造方法の一例を示す断面図。
水素化処理を示す概念図。
水素化処理を示す概念図。
水素化の温度と可動電子の濃度との関係を示すグラフ。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す断面図である。以下、積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ方向およびＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。なお、本明細書において、Ｘ方向は第３方向の例であり、Ｙ方向は第２方向の例であり、Ｚ方向は第１方向の例である。
【０００９】
半導体記憶装置１は、メモリセルアレイを有するアレイチップ２と、ＣＭＯＳ回路を有するＣＭＯＳチップ３とを備えている。アレイチップ２とＣＭＯＳチップ３とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線を介して互いに電気的に接続されている。図１では、ＣＭＯＳチップ３上にアレイチップ２が搭載された状態を示している。半導体記憶装置１は、ウェハ状態のアレイチップ２とウェハ状態のＣＭＯＳチップ３とを貼合させて、チップ状にダイシングされている。
【００１０】
ＣＭＯＳチップ３は、基板３０と、トランジスタ３１と、ビア３２と、配線３３および３４と、層間絶縁膜３５とを備える。
（【００１１】以降は省略されています）

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