特許ウォッチ

公開番号2024119465
公報種別公開特許公報(A)
公開日2024-09-03
出願番号2023026378
出願日2023-02-22
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10B 51/30 20230101AFI20240827BHJP()
要約【課題】負荷回路を高速で遮断でき、かつ負荷回路の誤復帰を防止できる半導体装置を提供する。
【解決手段】負荷に接続されるドレインDと、チャネルを介してドレインDに導通するソースSと、チャネルの導通および遮断を電界により制御するゲート端G1とを有する電界効果型トランジスタ2と、ゲート端G1に接続された不揮発性メモリ3であって、ゲート端G1からの電界の方向を変化させる電圧が供給される第2ゲートG2を有する不揮発性メモリ3とを含む、半導体装置1Aを提供する。
【選択図】図3
特許請求の範囲【請求項１】
負荷に接続される第１端と、チャネルを介して前記第１端に導通する第２端と、前記チャネルの導通および遮断を電界により制御する制御端とを有する電界効果型トランジスタと、
前記制御端に接続された不揮発性メモリであって、前記制御端からの電界の方向を変化させる電圧が供給される第２制御端を有する不揮発性メモリとを含む、半導体装置。
続きを表示（約 1,400 文字）【請求項２】
前記制御端と前記不揮発性メモリとの間を接続する中間ラインと、
前記中間ラインから分岐する分岐端とをさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記第２端が接地されており、
前記第２端と前記第２制御端との間を接続する接地ラインをさらに含む、請求項１または２に記載の半導体装置。
【請求項４】
前記接地ラインに形成された容量素子を介して、前記第２端と前記第２制御端とが接続されている、請求項３に記載の半導体装置。
【請求項５】
半導体チップを含み、
前記電界効果型トランジスタは、前記半導体チップに電気的に接続され、前記第１端としての第１電極と、前記半導体チップに電気的に接続され、前記第２端としての第２電極と、前記第１電極と前記第２電極との間に形成されたチャネル制御領域を有するトランジスタ構造を含み、
前記不揮発性メモリは、前記トランジスタ構造と共通の前記半導体チップに形成されたメモリ構造を含む、請求項１に記載の半導体装置。
【請求項６】
前記メモリ構造は、前記チャネル制御領域の直上に積層された強誘電体膜と、前記強誘電体膜上に積層され、前記第２制御端としての上部電極とを含み、
前記上部電極への電圧の供給により生じる前記強誘電体膜の分極により、前記制御端としての前記チャネル制御領域からの電界の方向が変化し、前記チャネルの導通および遮断が制御される、請求項５に記載の半導体装置。
【請求項７】
前記メモリ構造は、前記強誘電体膜と前記チャネル制御領域との間に挟まれた下部電極をさらに含む、請求項６に記載の半導体装置。
【請求項８】
前記トランジスタ構造は、前記チャネル制御領域の直上に積層された前記制御端としての制御電極を含み、
前記メモリ構造は、前記半導体チップの主面に沿って前記チャネル制御領域から離れた領域に配置されており、
前記メモリ構造と前記制御電極とを接続する中間配線を含む、請求項５に記載の半導体装置。
【請求項９】
前記メモリ構造は、強誘電体膜と、前記強誘電体膜を挟む下部電極および前記第２制御端としての上部電極とを含み、
前記中間配線は、前記制御電極と前記下部電極とを接続しており、
前記上部電極への電圧の供給により生じる前記強誘電体膜の分極により、前記制御電極からの電界の方向が変化し、前記チャネルの導通および遮断が制御される、請求項８に記載の半導体装置。
【請求項１０】
前記メモリ構造は、トンネル絶縁膜と、前記トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成された中間絶縁膜と、前記中間絶縁膜上に形成された前記第２制御端としてのコントロールゲートとを含み、
前記中間配線は、前記制御電極と前記フローティングゲートとを接続しており、
前記コントロールゲートへの電圧の制御により生じるフローティングゲートへの電子または正孔の注入および放出により、前記制御電極からの電界の方向が変化し、前記チャネルの導通および遮断が制御される、請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１は、第１信号が供給される第１端子と、第２端子と、電源端子を有するインターフェースと、複数の抵抗と、ヒューズとを有し、第１信号をヒューズの導通状態に応じた異なる電圧レベルに変換して出力する第１分圧部と、電圧レベルが変換された第１信号にもとづいて、オンまたはオフする第１トランジスタと、第１トランジスタがオンしているときにオフし、第１トランジスタがオフしているときに、第２信号にもとづいてオンまたはオフに制御される第２トランジスタと、第２トランジスタの導通状態に応じて一端と他端が接続または切断され、一端から他端へ電源電圧を供給する導通制御素子と、電源回路とを有する、電子機器を開示している。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－４７７４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本開示の一実施形態は、負荷回路を高速で遮断でき、かつ負荷回路の誤復帰を防止できる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本開示の一実施形態に係る半導体装置は、負荷に接続される第１端と、チャネルを介して前記第１端に導通する第２端と、前記チャネルの導通および遮断を電界により制御する制御端とを有する電界効果型トランジスタと、前記制御端に接続された不揮発性メモリであって、前記制御端からの電界の方向を変化させる電圧が供給される第２制御端を有する不揮発性メモリとを含む。
【発明の効果】
【０００６】
本開示の一実施形態によれば、負荷回路を高速で遮断でき、かつ負荷回路の誤復帰を防止できる半導体装置を提供することができる。
【図面の簡単な説明】
【０００７】
図１は、本開示の第１実施形態に係る半導体装置の模式的な断面図である。
図２は、図１のメモリ構造の変形例を示す図である。
図３は、図１の半導体装置の回路構成を示す図である。
図４は、図１の半導体装置の負荷への接続回路の第１例を示す図である。
図５は、本開示の第２実施形態に係る半導体装置の模式的な断面図である。
図６は、図５の半導体装置の回路構成を示す図である。
図７は、図５の半導体装置の負荷への接続回路の第１例を示す図である。
図８は、図５の半導体装置の負荷への接続回路の第２例を示す図である。
図９は、図５の半導体装置の負荷への接続回路の第３例を示す図である。
図１０は、図５の半導体装置の負荷への接続回路の第４例を示す図である。
図１１は、本開示の第３実施形態に係る半導体装置の模式的な断面図である。
図１２は、図１１の半導体装置の回路構成を示す図である。
図１３は、本開示の第４実施形態に係る半導体装置の模式的な断面図である。
図１４は、図１３の半導体装置の回路構成を示す図である。
図１５は、本開示の第５実施形態に係る半導体装置の模式的な断面図である。
図１６は、本開示の第６実施形態に係る半導体装置の模式的な断面図である。
図１７は、本開示の第７実施形態に係る半導体装置の模式的な断面図である。
図１８は、本開示の第８実施形態に係る半導体装置の模式的な断面図である。
【発明を実施するための形態】
【０００８】
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
【０００９】
［第１実施形態］
（１）半導体装置１Ａの構造
図１は、本開示の第１実施形態に係る半導体装置１Ａの模式的な断面図である。図２は、図１のメモリ構造１９の変形例を示す図である。
【００１０】
半導体装置１Ａは、電界効果型トランジスタ２および不揮発性メモリ３の組み合わせにより構成された電流遮断素子ある。半導体装置１Ａは、自身が組み込まれた電子回路の誤動作や故障が発生した場合に回路を遮断する。これにより、半導体装置１Ａを含む回路や、当該回路に隣接する回路に影響を与えず、これらの回路を保護することができる。半導体装置１Ａが組み込まれた回路は、たとえば、インバータ回路、コンバータ回路、制御回路等、各種電子回路であってもよい。
（【００１１】以降は省略されています）

関連特許