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公開番号2024115317
公報種別公開特許公報(A)
公開日2024-08-26
出願番号2023020952
出願日2023-02-14
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/27 20230101AFI20240819BHJP()
要約【課題】半導体記憶装置の歩留りの低下を抑制する。
【解決手段】実施形態の半導体記憶装置は、Z方向に互いに離れて設けられ、第1導電体層SGDを含む複数の導電体層と、及び複数の導電体層を貫通し、Z方向に延伸する複数のメモリピラーMPと、X方向に延伸する第1部分DT、及び複数の導電体層の上層側にX方向に互いに離れて設けられる複数の第2部分RTを含み、複数の導電体層をY方向に分割する部材SLTと、を備え、第2部分RTの下面は、第1導電体層SGDの上面より下層に位置し、部材SLTのY方向における幅は、複数の第2部分RTの各々の上面が、複数の第2部分RTの各々の下面、及び第1部分DTよりも広い。
【選択図】図5
特許請求の範囲【請求項１】
基板面に垂直な第１方向に互いに離れて設けられ、最上層に第１導電体層を含む複数の導電体層と、
前記複数の導電体層を貫通し、前記第１方向に延伸する複数のメモリピラーと、
前記複数の導電体層内を前記基板面内の第２方向に延伸する第１部分、及び前記複数の導電体層の前記最上層側に前記第２方向に互いに離れて設けられる複数の第２部分を含み、前記基板面内の前記第２方向に直交する第３方向に前記複数の導電体層を分割する部材と、
を備え、
前記複数の第２部分の各々の下面は、前記第１導電体層の上面より下層に位置し、
前記部材の前記第３方向における幅は、前記複数の第２部分の各々の上面が、前記複数の第２部分の各々の前記下面、及び前記第１部分よりも広い、
半導体記憶装置。
続きを表示（約 1,000 文字）【請求項２】
前記複数の第２部分の各々は、第１サブ部分、及び前記第１サブ部分より下層に設けられ、前記複数の第２部分の各々の前記下面を含む第２サブ部分を有し、
前記第２サブ部分は、前記第２サブ部分の前記第３方向における幅が下方から上方に向かって広くなるテーパー形状を有する、
請求項１記載の半導体記憶装置。
【請求項３】
基板面に垂直な第１方向に互いに離れて設けられる複数の導電体層と、
前記複数の導電体層を貫通し、前記第１方向に延伸する複数のメモリピラーと、
前記複数の導電体層内を前記基板面内の第２方向に延伸する第１部分、及び前記複数の導電体層の上層側に前記第２方向に互いに離れて設けられる複数の第２部分を含み、前記基板面内の前記第２方向に直交する第３方向に前記複数の導電体層を分割する部材と、
を備え、
上方から見て、前記複数の第２部分のうち少なくとも１つは、前記複数のメモリピラーのうちの第１メモリピラーと重なり、
前記複数の第２部分の前記少なくとも１つは、前記第１メモリピラーの上端部分と接する、
半導体記憶装置。
【請求項４】
基板の上面に垂直な第１方向に互いに離れて設けられる複数の導電体層と、
前記複数の導電体層を貫通し、前記第１方向に延伸する複数のメモリピラーと、
前記複数の導電体層内を前記基板面内の第２方向に延伸する第１部分、及び前記複数の導電体層の上層側に前記第２方向に互いに離れて設けられる複数の第２部分を含み、前記基板面内の前記第２方向に直交する第３方向に前記複数の導電体層を分割する部材と、
を備え、
前記複数の第２部分の各々は、前記第２方向に第１幅を有する第１サブ部分と、前記第１サブ部分より下層に設けられ、前記第２方向に前記第１幅より狭い第２幅を有する第２サブ部分と、を有し、
前記複数の第２部分の各々は、前記第２方向における一端側及び他端側のそれぞれに、前記第１サブ部分及び前記第２サブ部分によって形成される段差状の構造を有する、
半導体記憶装置。
【請求項５】
前記複数の第２部分の各々の下面は、前記複数の導電体層のうち最上層に含まれる第１導電体層の上面より下層に位置する、
請求項３又は請求項４記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られる。ＮＡＮＤ型フラッシュメモリにおいては、高集積化及び大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１３３１２６号公報
米国特許出願公開第２０２１／０２６５３８７号明細書
米国特許出願公開第２０２１／０２９６３５７号明細書
米国特許出願公開第２０２１／００２０６５７号明細書
特開２０２２－１４６６０８号公報
米国特許出願公開第２０１９／０１１５３５６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の歩留りの低下を抑制する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板面に垂直な第１方向に互いに離れて設けられ、最上層に第１導電体層を含む複数の導電体層と、上記複数の導電体層を貫通し、上記第１方向に延伸する複数のメモリピラーと、上記複数の導電体層内を上記基板面内の第２方向に延伸する第１部分、及び上記複数の導電体層の上記最上層側に上記第２方向に互いに離れて設けられる複数の第２部分を含み、上記基板面内の上記第２方向に直交する第３方向に上記複数の導電体層を分割する部材と、を備え、上記複数の第２部分の各々の下面は、上記第１導電体層の上面より下層に位置し、上記部材の上記第３方向における幅は、上記複数の第２部分の各々の上面が、上記複数の第２部分の各々の上記下面、及び上記第１部分よりも広い。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイのＹＺ平面における断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイのＹＺ平面における断面構造の一例を示す断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイのＸＹ平面における断面構造の一例を示す、図５のＶＩＩ－ＶＩＩ線に沿った断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイのＸＺ平面における断面構造の一例を示す、図４のＶＩＩＩ－ＶＩＩＩ線に沿った断面図。
第１実施形態に係る半導体記憶装置が備えるメモリセルアレイのメモリピラーの断面構造の一例を示す、図５のＩＸ－ＩＸ線に沿った断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための平面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第１実施形態の第１変形例に係る半導体記憶装置が備えるメモリセルアレイのＹＺ平面における断面構造の一例を示す断面図。
第１実施形態の第１変形例に係る半導体記憶装置が備えるメモリセルアレイのメモリピラーの断面構造の一例を示す、図２７のＸＸＶＩＩＩ－ＸＸＶＩＩＩ線に沿った断面図。
第１実施形態の第２変形例に係る半導体記憶装置が備えるメモリセルアレイのＹＺ平面における断面構造の一例を示す断面図。
第１実施形態の第２変形例に係る半導体記憶装置が備えるメモリセルアレイのＹＺ平面における断面構造の一例を示す断面図。
第１実施形態の第３変形例に係る半導体記憶装置が備えるメモリセルアレイのＹＺ平面における断面構造の一例を示す断面図。
第１実施形態の第４変形例に係る半導体記憶装置が備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態の第４変形例に係る半導体記憶装置が備えるメモリセルアレイのＹＺ平面における断面構造の一例を示す、図３２のＸＸＸＩＩＩ－ＸＸＸＩＩＩ線に沿った断面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイのＹＺ平面における断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置が備えるメモリセルアレイのＸＺ平面における断面構造の一例を示す断面図。
第２実施形態に係る半導体記憶装置の製造方法の一例を示すフローチャート。
第２実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２実施形態に係る半導体記憶装置の製造方法の一例を説明するための断面図。
第２実施形態の変形例に係る半導体記憶装置が備えるメモリセルアレイのＹＺ平面における断面構造の一例を示す断面図。
その他の例に係る半導体記憶装置が備えるメモリセルアレイのＹＺ平面における断面構造の一例を示す断面図。
その他の例に係る半導体記憶装置が備えるメモリセルアレイのＹＺ平面における断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。また、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００８】
１第１実施形態
以下に、第１実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１構成
第１実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１メモリシステム
まず、メモリシステムの構成例について、図１を用いて説明する。図１は、第１実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図である。
（【００１１】以降は省略されています）

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