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公開番号2024121149
公報種別公開特許公報(A)
公開日2024-09-06
出願番号2023028090
出願日2023-02-27
発明の名称半導体記憶装置および半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/27 20230101AFI20240830BHJP()
要約【課題】コンタクトの配置領域を縮小すること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが1層ずつ交互に積層された積層体と、複数の導電層のうち、積層体の最上層の導電層、または最上層の導電層および最上層の導電層と積層方向に連続する少なくとも1つの導電層を貫通して積層方向と交差する第1の方向に積層体内を延び、最上層の導電層を含む1つ以上の導電層を積層方向と第1の方向とに交差する第2の方向に選択的に分離する第1の分離層と、積層体の上方から延びて、1つ以上の導電層のいずれかに接続される第1のコンタクトと、積層体の上方から延びて、複数の導電層のうち、1つ以上の導電層より下層のいずれかの導電層に接続され、第1のコンタクトの上面より大きな径を上面に有する第2のコンタクトと、を備える。
【選択図】図3
特許請求の範囲【請求項１】
複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
前記積層体内を前記積層体の積層方向に延び、前記複数の導電層の一部との交差部にそれぞれメモリセルを形成するピラーと、
前記複数の導電層のうち、前記積層体の最上層の導電層、または前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記積層方向と交差する第１の方向に前記積層体内を延び、前記最上層の導電層を含む１つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に分離する第１の分離層と、
前記積層体の上方から延びて、前記１つ以上の導電層のいずれかに接続される第１のコンタクトと、
前記積層体の上方から延びて、前記複数の導電層のうち、前記１つ以上の導電層より下層のいずれかの導電層に接続され、前記第１のコンタクトの上面より大きな径を上面に有する第２のコンタクトと、を備える、
半導体記憶装置。
続きを表示（約 2,500 文字）【請求項２】
前記第２のコンタクトは、
前記第１のコンタクトから前記第１の方向に離れた位置に配置され、
前記第１及び第２のコンタクトの間の位置で、前記１つ以上の導電層を貫通して前記積層体内を前記第２の方向に延び、前記１つ以上の導電層を前記第１のコンタクト側と前記第２のコンタクト側とに選択的に分離する第２の分離層を更に備える、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２のコンタクトは、
前記第１のコンタクトから前記第１の方向に離れた位置に配置され、
前記積層体は、
前記複数の導電層のうち、前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層が、前記第１のコンタクト側から前記第２のコンタクト側へ向かってテラス面の高さ位置が下降していく階段状に加工された第１の階段部を有し、
前記第１の分離層は、
前記最上層の導電層を含む２つ以上の導電層を貫通して前記第１の方向に前記積層体内を延び、前記２つ以上の導電層を前記第２の方向に分離している、
請求項１に記載の半導体記憶装置。
【請求項４】
前記第１のコンタクトは、
前記２つ以上の導電層の前記テラス面にそれぞれ接続される複数の第１のコンタクトを含み、
前記第２のコンタクトは、
前記２つ以上の導電層よりも下層の導電層を貫通して、前記複数の導電層のうち接続対象の導電層の深さ位置に到達している、
請求項３に記載の半導体記憶装置。
【請求項５】
前記積層体は、
前記２つ以上の導電層が、前記第２のコンタクト側から前記第１のコンタクト側へ向かってテラス面の高さ位置が下降していく階段状に加工され、前記第１の階段部と前記第１の方向に向かい合う第２の階段部を有する、
請求項３に記載の半導体記憶装置。
【請求項６】
前記第１の分離層は、
前記複数の導電層のうち、前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記第１の方向に前記積層体内を延び、前記最上層の導電層を含む２つ以上の導電層を前記第２の方向に分離しており、
前記２つ以上の導電層は、
前記複数の絶縁層のうち、前記２つ以上の導電層間に介在される絶縁層に設けられた貫通部分を介して互いに電気的に接続されている、
請求項１に記載の半導体記憶装置。
【請求項７】
前記第１のコンタクトは、
前記２つ以上の導電層のうち、前記最上層の導電層と接続されている、
請求項６に記載の半導体記憶装置。
【請求項８】
複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、前記複数の導電層が階段状に加工された階段部を有する積層体と、
前記積層体内を前記積層体の積層方向に延び、前記複数の導電層の一部との交差部にそれぞれメモリセルを形成するピラーと、
前記複数の導電層のうち、前記積層体の最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記積層方向と交差する第１の方向に前記積層体内を延び、前記最上層の導電層を含む２つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に選択的に分離する分離層と、
前記積層体の上方から延びて、前記最上層の導電層に接続される第１のコンタクトと、
前記積層体の上方から延びて、前記複数の導電層のうち、前記２つ以上の導電層より下層の導電層にそれぞれ接続される複数の第２のコンタクトと、を備え、
前記２つ以上の導電層は、
前記複数の絶縁層のうち、前記２つ以上の導電層間に介在される絶縁層に設けられた貫通部分を介して互いに電気的に接続され、前記階段部の１段分を構成している、
半導体記憶装置。
【請求項９】
複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された第１の積層体を形成し、
前記第１の積層体内を前記第１の積層体の積層方向に延びるメモリホールを形成し、
前記第１の積層体の上方から延びて、前記複数の第１の絶縁層のうち、前記第１の積層体の最上層の第１の絶縁層および前記最上層の第１の絶縁層と前記積層方向に連続する少なくとも１つの第１の絶縁層のいずれかに到達する第１のコンタクトホールを形成し、
前記第１の積層体の上方から延びて、前記複数の第１の絶縁層のうち、前記最上層の第１の絶縁層を含む１つ以上の第１の絶縁層より下層のいずれかの第１の絶縁層に到達し、前記第１のコンタクトホールの上端部より大きな径を上端部に有する第２のコンタクトホールを形成する、
半導体記憶装置の製造方法。
【請求項１０】
前記第２のコンタクトホールを、前記第１のコンタクトホールから、前記積層方向と交差する第１の方向に離れた位置に形成し、
前記複数の第１の絶縁層を複数の導電層に置き換えて第２の積層体を形成し、
前記複数の導電層のうち、前記第２の積層体の最上層の導電層、または前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記第１の方向に前記第２の積層体内を延び、前記最上層の導電層を含む１つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に選択的に分離する第１の分離層を形成し、
前記第１及び第２のコンタクトホールの間の位置で、前記１つ以上の導電層を貫通して前記第２の積層体内を前記第２の方向に延び、前記１つ以上の導電層を前記第１のコンタクトホール側と前記第２のコンタクトホール側とに選択的に分離する第２の分離層を形成する、
請求項９に記載の半導体記憶装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
続きを表示（約 2,800 文字）【背景技術】
【０００２】
３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層が積層された積層体中に３次元にメモリセルを形成する。これらの導電層を引き出すため、積層体中を延び、複数の導電層のいずれかに接続される複数のコンタクトが配置される。複数の導電層の積層数が増すとともに、これらのコンタクトの配置領域が増大し、半導体記憶装置が大型化してしまう懸念がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１５５６２４号公報
特開２０１９－０５７６４２号公報
特許第４２５０１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、コンタクトの配置領域を縮小することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、前記積層体内を前記積層体の積層方向に延び、前記複数の導電層の一部との交差部にそれぞれメモリセルを形成するピラーと、前記複数の導電層のうち、前記積層体の最上層の導電層、または前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記積層方向と交差する第１の方向に前記積層体内を延び、前記最上層の導電層を含む１つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に選択的に分離する第１の分離層と、前記積層体の上方から延びて、前記１つ以上の導電層のいずれかに接続される第１のコンタクトと、前記積層体の上方から延びて、前記複数の導電層のうち、前記１つ以上の導電層より下層のいずれかの導電層に接続され、前記第１のコンタクトの上面より大きな径を上面に有する第２のコンタクトと、を備える。
【図面の簡単な説明】
【０００６】
実施形態１にかかる半導体記憶装置の概略の構成例を示す断面図。
実施形態１にかかる半導体記憶装置の構成の一例を示す図。
実施形態１にかかる半導体記憶装置の構成の一例を示す図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１の変形例１にかかる半導体記憶装置の構成の一例を示す図。
実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１の変形例１及び比較例にかかる半導体記憶装置にコンタクトを形成する様子を示す断面図。
実施形態１の変形例２にかかる半導体記憶装置の構成の一例を示す図。
実施形態１の変形例２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態１の変形例２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態２にかかる半導体記憶装置の構成の一例を示す図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態２の変形例にかかる半導体記憶装置の構成の一例を示す図。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
【０００９】
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。
【００１０】
図１に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、及び複数のワード線ＷＬを備える。また、半導体記憶装置１は、複数のワード線ＷＬの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。
（【００１１】以降は省略されています）

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