特許ウォッチ

公開番号2024121573
公報種別公開特許公報(A)
公開日2024-09-06
出願番号2023028737
出願日2023-02-27
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/27 20230101AFI20240830BHJP()
要約【課題】メモリデバイスの歩留まりを向上させ且つ動作特性を改善させる。
【解決手段】実施形態のメモリデバイスは、第1及び第2板状部材SLTと複数の柱状部材と複数のワード線とを含む。複数の柱状部材は、第1及び第2板状部材間で第2方向に並んだK行(Kは4以上の整数)の格子状に配置され、1行目及びK行目間の複数行に配置された複数のメモリピラーMPと、1行目とK行目とのそれぞれに配置された複数のダミーピラーDPとを含む。各ダミーピラーDPは、複数のワード線の少なくとも一つと第2方向に対向して設けられた部分を有し、且つ第1及び第2板状部材のいずれかと接して設けられた第1絶縁体層を含む。複数のワード線のうち複数のメモリピラーMPと複数のダミーピラーDPとの両方と第2方向に対向するワード線が含まれる位置で、ダミーピラーDPの径は、メモリピラーMPの径よりも小さい。
【選択図】図7
特許請求の範囲【請求項１】
各々が第１方向に延伸して設けられた部分を有し、前記第１方向と交差する第２方向に並んだ第１板状部材及び第２板状部材と、
前記第１板状部材と前記第２板状部材との間で前記第２方向に並んだＫ行（Ｋは４以上の整数）の格子状に配置され、前記Ｋ行のうち１行目とＫ行目との間の複数行に配置された複数のメモリピラーと前記Ｋ行のうち１行目とＫ行目とに配置された複数のダミーピラーとを含んで、それぞれが前記第１方向及び前記第２方向と交差する第３方向に延伸する複数の柱状部材と、
前記第１板状部材と前記第２板状部材との間で、前記第３方向に互いに離れて設けられた複数のワード線と、を備え、
前記複数のメモリピラーの各々は、前記複数のワード線のそれぞれと前記第２方向に対向して設けられた部分を有する半導体層を含み、
前記複数のダミーピラーの各々は、前記複数のワード線の少なくとも一つと前記第２方向に対向して設けられた部分を有し、且つ前記第１板状部材及び前記第２板状部材のいずれかと接して設けられた第１絶縁体層を含み、
前記複数のワード線のうち前記複数のメモリピラーと前記複数のダミーピラーとの両方と前記第２方向に対向するワード線が含まれる前記第３方向の位置で、前記複数のダミーピラーのそれぞれの径は、前記複数のメモリピラーのそれぞれの径よりも小さい、
メモリデバイス。
続きを表示（約 1,000 文字）【請求項２】
前記複数のダミーピラーの各々は、前記第３方向の前記位置で、前記第１板状部材及び前記第２板状部材のいずれかによって一部が欠けた略円形状の断面を有する、
請求項１に記載のメモリデバイス。
【請求項３】
前記Ｋ行のうち１行目に配置されたダミーピラーの中心部分と前記Ｋ行のうち２行目に配置されたメモリピラーの中心部分との前記第２方向の間隔と、前記Ｋ行のうち１行目とＫ行目との間で隣り合う２つの行に配置された２つのメモリピラーのそれぞれの中心部分の前記第２方向の間隔と、前記Ｋ行のうちＫ行目に配置されたダミーピラーの中心部分と前記Ｋ行のうち（Ｋ－１）行目に配置されたメモリピラーの中心部分との前記第２方向の間隔とは、略等しい、
請求項１に記載のメモリデバイス。
【請求項４】
前記複数のワード線から前記第３方向に離れて設けられたソース線をさらに備え、
前記ソース線は、前記複数のメモリピラーのそれぞれの前記半導体層に接続され、前記複数のダミーピラーのそれぞれに対して前記第３方向に離れている、
請求項１に記載のメモリデバイス。
【請求項５】
各々が第１方向に延伸して設けられた部分を有し、前記第１方向と交差する第２方向に並んだ第１板状部材及び第２板状部材と、
前記第１板状部材と前記第２板状部材との間で前記第２方向に並んだＫ行（Ｋは４以上の整数）の格子状に配置され、前記Ｋ行のうち１行目とＫ行目との間の複数行に配置された複数のメモリピラーと、前記Ｋ行のうち１行目とＫ行目に配置された複数のダミーピラーとを含んで、それぞれが前記第１方向及び前記第２方向と交差する第３方向に延伸する複数の柱状部材と、
前記第１板状部材と前記第２板状部材との間で、前記第３方向に互いに離れて設けられた複数のワード線と、
前記複数のワード線から前記第３方向に離れて設けられた導電体層とを備え、
前記複数のメモリピラーの各々は、前記複数のワード線のそれぞれと前記第２方向に対向して設けられた部分と、前記導電体層に接続された部分とを有する半導体層を含み、
前記複数のダミーピラーの各々は、前記複数のワード線の少なくとも一つと前記第２方向に対向して設けられた部分を有し、前記第１板状部材及び前記第２板状部材のいずれかと接し、且つ前記導電体層から前記第３方向に離れて設けられた第１絶縁体層を含む、
メモリデバイス。

発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１５／０１９４４３５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの歩留まりを向上させ且つ動作特性を改善させる。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、第１板状部材及び第２板状部材と、複数の柱状部材と、複数のワード線とを含む。第１板状部材及び第２板状部材の各々は、第１方向に延伸して設けられた部分を有する。第１板状部材及び第２板状部材は、第１方向と交差する第２方向に並んでいる。複数の柱状部材は、第１板状部材と第２板状部材との間で第２方向に並んだＫ行（Ｋは４以上の整数）の格子状に配置され、Ｋ行のうち１行目とＫ行目との間の複数行に配置された複数のメモリピラーと、Ｋ行のうち１行目とＫ行目とに配置された複数のダミーピラーとを含んで、それぞれが第１方向及び第２方向と交差する第３方向に延伸する。複数のワード線は、第１板状部材と第２板状部材との間で、第３方向に互いに離れて設けられる。複数のメモリピラーの各々は、複数のワード線のそれぞれと第２方向に対向して設けられた部分を有する半導体層を含む。複数のダミーピラーの各々は、複数のワード線の少なくとも一つと第２方向に対向して設けられた部分を有し、且つ第１板状部材及び第２板状部材のいずれかと接して設けられた第１絶縁体層を含む。複数のワード線のうち複数のメモリピラーと複数のダミーピラーとの両方と第２方向に対向するワード線が含まれる第３方向の位置で、複数のダミーピラーのそれぞれの径は、複数のメモリピラーのそれぞれの径よりも小さい。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスを備えるメモリシステムの全体構成の一例を示すブロック図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイのメモリ領域の詳細な平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイに設けられたスリットの近傍の詳細なレイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスの製造方法の一例を示すフローチャート。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
比較例のメモリホールＭＨを形成するエッチング処理におけるマスクの形状の変化の一例を示す模式図。
第１実施形態のメモリホールＭＨを形成するエッチング処理におけるマスクの形状の変化の一例を示す模式図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイのメモリ領域の平面レイアウトの一例を示す平面図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるメモリピラーが有する第１階層及び第２階層の境界部分の詳細な断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスが備えるメモリセルアレイの製造方法の一例を示すフローチャート。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
第１変形例に係るメモリセルアレイの断面構造の一例を示す断面図。
第２変形例に係るメモリセルアレイの断面構造の一例を示す断面図。
第３変形例に係るメモリセルアレイの断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【０００８】
＜１＞第１実施形態
第１実施形態に係るメモリデバイス１は、メモリセルが３次元に積層された構造を有する。そして、第１実施形態に係るメモリデバイス１では、メモリセルに対応するパターンを形成する処理において、端部のパターンの未開口を抑制するためのダミーパターンが形成される。以下に、第１実施形態に係るメモリデバイス１の詳細について説明する。
【０００９】
＜１－１＞構成
まず、第１実施形態に係るメモリデバイス１の構成について説明する。
【００１０】
＜１－１－１＞メモリデバイスの全体構成
図１は、第１実施形態に係るメモリデバイス１を備えるメモリシステムの全体構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を備える。
（【００１１】以降は省略されています）

関連特許