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公開番号2024122413
公報種別公開特許公報(A)
公開日2024-09-09
出願番号2023029939
出願日2023-02-28
発明の名称支持基板、支持基板の製造方法、及び半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/00 20230101AFI20240902BHJP()
要約【課題】基板の損耗を抑制すること。
【解決手段】実施形態の支持基板は、導電性を有する基板と、基板上に配置される第1の絶縁層と、導電性を有し、第1の絶縁層上に配置される第1の層と、第1の層上に配置される第2の絶縁層と、導電性を有し、第2の絶縁層上に配置される第2の層と、第1の絶縁層を貫通し、基板と第1の層とを接続する複数の第1のプラグと、第2の絶縁層を貫通し、第1の層と第2の層とを接続する複数の第2のプラグと、を備える。
【選択図】図3
特許請求の範囲【請求項１】
導電性を有する基板と、
前記基板上に配置される第１の絶縁層と、
導電性を有し、前記第１の絶縁層上に配置される第１の層と、
前記第１の層上に配置される第２の絶縁層と、
導電性を有し、前記第２の絶縁層上に配置される第２の層と、
前記第１の絶縁層を貫通し、前記基板と前記第１の層とを接続する複数の第１のプラグと、
前記第２の絶縁層を貫通し、前記第１の層と前記第２の層とを接続する複数の第２のプラグと、を備える、
支持基板。
続きを表示（約 1,100 文字）【請求項２】
前記第２の層上に、前記第２の層に接続される複数のメモリピラーを更に備える、
請求項１に記載の支持基板。
【請求項３】
半導体基板上に配置され、第３の絶縁層で覆われた周辺回路を更に備え、
前記複数のメモリピラーは第４の絶縁層で覆われており、
前記半導体基板と前記基板とは前記第３及び第４の絶縁層で接合されている、
請求項２に記載の支持基板。
【請求項４】
導電性を有する基板と、
前記基板上に配置され、１００ｎｍ以下の層厚を有する第１の絶縁層と、
導電性を有し、前記第１の絶縁層上に配置される第１の層と、
前記第１の絶縁層を貫通し、前記基板と前記第１の層とを接続する複数の第１のプラグと、を備える、
支持基板。
【請求項５】
前記第１の絶縁層と前記第１の層との積層方向から見たときに、前記複数の第１のプラグの面積は前記第１の絶縁層の配置領域の面積の５０％以上である、
請求項４に記載の支持基板。
【請求項６】
前記複数の第１のプラグのそれぞれは、
柱状、ライン状、及び環状の少なくともいずれかの形状を有する、
請求項４に記載の支持基板。
【請求項７】
導電性を有する基板上に、１００ｎｍ以下の層厚を有する第１の絶縁層を形成し、
前記第１の絶縁層を貫通して前記基板に接続される複数の第１のプラグを形成し、
前記第１の絶縁層上に、導電性を有する第１の層を形成して前記複数の第１のプラグと接続する、
支持基板の製造方法。
【請求項８】
前記第１の層上に第２の絶縁層を形成し、
前記第２の絶縁層を貫通して前記第１の層に接続される複数の第２のプラグを形成し、
前記第２の絶縁層上に、前記第２のプラグと接続される導電性の第２の層を形成する、
請求項７に記載の支持基板の製造方法。
【請求項９】
前記第２の層上に、前記第２の層に接続される複数のメモリピラーを形成し、
前記基板の裏面側からレーザ光を照射して前記第２の絶縁層を開裂させて、前記基板側から前記複数のメモリピラーが形成された前記第２の層を剥離し、
前記第２の層が剥離された前記基板の表面を研磨して、前記第１のプラグが形成された前記第１の絶縁層を露出させて、前記支持基板を再生する、
請求項８に記載の支持基板の製造方法。
【請求項１０】
前記第１の絶縁層の層厚を１００ｎｍ以下とし、
前記第２の絶縁層の層厚を３００ｎｍ以上とする、
請求項９に記載の支持基板の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、支持基板、支持基板の製造方法、及び半導体記憶装置の製造方法に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
半導体記憶装置等は、複数のメモリピラーが形成された支持基板と、周辺回路が形成された半導体基板とを貼り合わせて構成されることがある。半導体基板との貼合後、支持基板は剥離されて再利用される。支持基板を繰り返し再利用することで、半導体記憶装置等の製造コストを削減することができる。
【０００３】
しかしながら、支持基板は剥離時に損耗する。また、例えばプラズマエッチング等を用いたメモリピラー形成時のアーキングを抑制するため、支持基板上にメモリピラーと導通するプラグが形成される場合がある。プラグを形成することで、剥離時の支持基板の損耗はいっそう加速する。
【先行技術文献】
【特許文献】
【０００４】
特開２０２２－０４０９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
１つの実施形態は、基板の損耗を抑制することができる支持基板、支持基板の製造方法、及び半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
実施形態の支持基板は、導電性を有する基板と、前記基板上に配置される第１の絶縁層と、導電性を有し、前記第１の絶縁層上に配置される第１の層と、前記第１の層上に配置される第２の絶縁層と、導電性を有し、前記第２の絶縁層上に配置される第２の層と、前記第１の絶縁層を貫通し、前記基板と前記第１の層とを接続する複数の第１のプラグと、前記第２の絶縁層を貫通し、前記第１の層と前記第２の層とを接続する複数の第２のプラグと、を備える。
【図面の簡単な説明】
【０００７】
実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。
実施形態にかかる半導体記憶装置の構成の一例を示す図。
実施形態にかかる半導体記憶装置の製造に用いる支持基板の構成の一例を示す図。
実施形態にかかる支持基板の製造方法の手順の一部を例示する拡大断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。
実施形態にかかる支持基板の再生処理の手順の一部を例示する断面図。
比較例にかかる支持基板が剥離される様子を示す一部拡大断面図。
実施形態および実施形態の変形例にかかる支持基板のプラグの構成の一例を示す図。
【発明を実施するための形態】
【０００８】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００９】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。
【００１０】
図１に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、及び複数のワード線ＷＬを備える。また、半導体記憶装置１は、複数のワード線ＷＬの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。
（【００１１】以降は省略されています）

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