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公開番号2024122389
公報種別公開特許公報(A)
公開日2024-09-09
出願番号2023029906
出願日2023-02-28
発明の名称半導体記憶装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 61/00 20230101AFI20240902BHJP()
要約【課題】非選択セルのリーク電流を抑制することができる半導体記憶装置を提供する。
【解決手段】本実施形態によれる半導体記憶装置は、第1方向に延びる複数の第1配線と、第1方向と交差する第2方向に延びる複数の第2配線とを備える。複数のメモリセルは、複数の第1配線と複数の第2配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む。セレクタは、第1配線と第2配線との電圧差に応じて抵抗変化素子への電流をスイッチングするセレクタ材料と、第1配線と抵抗変化素子との間においてセレクタ材料を挟む第1および第2電極とを備える。第1電極とセレクタ材料との接触面積は、セレクタと抵抗変化素子との積層方向から見たときのセレクタ材料の面積よりも小さい。
【選択図】図3
特許請求の範囲【請求項１】
第１方向に延びる複数の第１配線と、
前記第１方向と交差する第２方向に延びる複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む複数のメモリセルとを備え、
前記セレクタは、前記第１配線と前記第２配線との電圧差に応じて前記抵抗変化素子への電流をスイッチングするセレクタ材料と、前記第１配線と前記抵抗変化素子との間において前記セレクタ材料を挟む第１および第２電極とを備え、
前記第１電極と前記セレクタ材料との接触面積は、前記セレクタと前記抵抗変化素子との積層方向から見たときの前記セレクタ材料の面積よりも小さい、半導体記憶装置。
続きを表示（約 1,000 文字）【請求項２】
前記第１電極は、前記積層方向から見たときに中心部に貫通孔を有する筒状である、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１電極は、前記積層方向から見たときに前記セレクタ材料よりも小さい径を有する、請求項１に記載の半導体記憶装置。
【請求項４】
前記第１電極は、前記積層方向から見たときに前記セレクタ材料の中心からずれて配置されている、請求項１に記載の半導体記憶装置。
【請求項５】
前記第１電極の外周部分には、前記第１電極の中心部の抵抗よりも高抵抗である前記第１電極の材料の酸化物が設けられている、請求項１に記載の半導体記憶装置。
【請求項６】
前記第１電極の外周部分には、前記第１電極の材料に不純物を導入した導電層が設けられている、請求項１に記載の半導体記憶装置。
【請求項７】
前記第１電極は、絶縁体中に設けられた複数の導電線を有する、請求項１に記載の半導体記憶装置。
【請求項８】
第１方向に延びる複数の第１配線と、
前記第１方向と交差する第２方向に延びる複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む複数のメモリセルと、
前記複数のメモリセル間に設けられた第１絶縁膜と、を備え、
前記セレクタは、前記第１配線と前記第２配線との電圧差に応じて前記抵抗変化素子への電流をスイッチングするセレクタ材料と、前記抵抗変化素子と前記セレクタ材料との間に設けられた第１電極とを備え、
前記セレクタ材料は、前記第１電極と前記第１配線との間に設けられ第１不純物を含有する第１絶縁材料によって構成され、
前記第１絶縁膜は、前記第１不純物を含有しない前記第１絶縁材料によって構成され、
前記セレクタと前記抵抗変化素子との積層方向から見たときに、前記セレクタ材料の面積は、前記抵抗変化素子の面積よりも小さい、半導体記憶装置。
【請求項９】
前記積層方向から見たときの前記セレクタ材料の面積は、前記第１電極の面積よりも小さい、請求項８に記載の半導体記憶装置。
【請求項１０】
前記第１絶縁材料は、シリコン（Ｓｉ）または酸素（Ｏ）を含む、請求項８に記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置およびその製造方法に関する。
続きを表示（約 3,200 文字）【背景技術】
【０００２】
抵抗変化素子を用いた半導体記憶装置が知られている。このような半導体記憶装置の選択セルにデータを書き込みあるいは選択セルからデータを読み出す際に、選択セル以外の非選択セルにおけるオフリーク電流が問題となる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－０４３１３１号公報
特開２０２０－０４７６６３号公報
特開２０２１－１２９０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
非選択セルのリーク電流を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、第１方向に延びる複数の第１配線と、第１方向と交差する第２方向に延びる複数の第２配線とを備える。複数のメモリセルは、複数の第１配線と複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む。セレクタは、第１配線と第２配線との電圧差に応じて抵抗変化素子への電流をスイッチングするセレクタ材料と、第１配線と抵抗変化素子との間においてセレクタ材料を挟む第１および第２電極とを備える。第１電極とセレクタ材料との接触面積は、セレクタと抵抗変化素子との積層方向から見たときのセレクタ材料の面積よりも小さい。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成例を示すブロック図。
第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図。
第１実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図。
第１実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図。
１つの磁気抵抗効果素子およびそれに対応するセレクタの電極の構成例を示す平面図。
１つの磁気抵抗効果素子の構成例を示す断面図。
セレクタの特性を示すグラフ。
第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。
第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。
図８Ａに続く、製造方法の一例を示す断面図。
図８Ｂに続く、製造方法の一例を示す断面図。
図９Ａに続く、製造方法の一例を示す断面図。
図９Ｂに続く、製造方法の一例を示す断面図。
図１０Ａに続く、製造方法の一例を示す断面図。
図１０Ｂに続く、製造方法の一例を示す断面図。
図１１Ａに続く、製造方法の一例を示す断面図。
図１１Ｂに続く、製造方法の一例を示す断面図。
図１２Ａに続く、製造方法の一例を示す断面図。
図１２Ｂに続く、製造方法の一例を示す断面図。
図１３Ａに続く、製造方法の一例を示す断面図。
図１３Ｂに続く、製造方法の一例を示す断面図。
図１４Ａに続く、製造方法の一例を示す断面図。
図１４Ｂに続く、製造方法の一例を示す断面図。
図１５Ａに続く、製造方法の一例を示す断面図。
図１５Ｂに続く、製造方法の一例を示す断面図。
図１６Ａに続く、製造方法の一例を示す断面図。
図１６Ｂに続く、製造方法の一例を示す断面図。
図１７Ａに続く、製造方法の一例を示す断面図。
図１７Ｂに続く、製造方法の一例を示す断面図。
第１実施形態の変形例１に係る半導体記憶装置の構成例を示す断面図。
第１実施形態の変形例１に係る半導体記憶装置の構成例を示す断面図。
第１実施形態の変形例２に係る半導体記憶装置の構成例を示す断面図。
第１実施形態の変形例２に係る半導体記憶装置の構成例を示す断面図。
第２実施形態に係るセレクタの構成例を示す断面図。
第２実施形態に係るセレクタの構成例を示す断面図。
第２実施形態に係るセレクタの構成例を示す断面図。
第２実施形態に係るセレクタの構成例を示す断面図。
第２実施形態に係るセレクタの構成例を示す断面図。
第２実施形態に係るセレクタの構成例を示す断面図。
第２実施形態に係るセレクタの構成例を示す断面図。
第２実施形態に係るセレクタの構成例を示す断面図。
第３実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
第３実施形態による磁気抵抗効果素子およびセレクタの構成例を示す平面図。
第３実施形態による半導体記憶装置の製造方法の一例を示す断面図。
図３２に続く、製造方法の一例を示す断面図。
図３３に続く、製造方法の一例を示す断面図。
図３４に続く、製造方法の一例を示す断面図。
図３５に続く、製造方法の一例を示す断面図。
図３６に続く、製造方法の一例を示す断面図。
図３７に続く、製造方法の一例を示す断面図。
図３８に続く、製造方法の一例を示す断面図。
図３９に続く、製造方法の一例を示す断面図。
第４実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
第５実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
第５実施形態に係るセレクタ材料の形成工程を示す断面図。
第６実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
ベリリウム、マグネシウム、窒素を含む材料と熱伝導度および電気抵抗率を示す表。
第７実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
第８実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
第８実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
第９実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
第９実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。第１実施形態に係る半導体記憶装置は、例えば、磁気トンネル接合（ＭＴＪ（Magnetic Tunnel Junction））によって磁気抵抗効果（Magnetoresistive effect）を有するＭＴＪ素子を抵抗変化素子として用いた垂直磁化方式による磁気記憶装置である。尚、本実施形態は、ＰＣＭ（Phase Change Memory）等の他の抵抗変化素子にも適用可能である。以下の説明では、半導体記憶装置として磁気記憶装置を例に説明する。
【０００９】
磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備えている。
【００１０】
メモリセルアレイ１０は、行（row）及び列（column）の交差点に対応付けられた複数のメモリセルＭＣを備えている。同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。
（【００１１】以降は省略されています）

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