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公開番号2024122343
公報種別公開特許公報(A)
公開日2024-09-09
出願番号2023029833
出願日2023-02-28
発明の名称半導体記憶装置および半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/27 20230101AFI20240902BHJP()
要約【課題】レーザ光の照射による配線層の損傷を抑制すること。
【解決手段】実施形態の半導体記憶装置は、第1の金属配線層の上方に配置され、複数の第1の導電層と複数の第1の絶縁層とが1層ずつ交互に第1の方向に積層され、第1の金属配線と第1の方向で重なる積層体と、上端部に第1型の不純物を含んで積層体内を第1の方向に貫通する半導体層であって、第1の金属配線を介して複数のトランジスタと電気的に接続される半導体層を含むピラーと、第1の方向において、第1の金属配線層の位置よりも高い位置に配置されるとともに、第1の金属配線または第1の金属配線層に含まれる他の金属配線と第1の方向で重なり、複数のトランジスタ、複数の第1の導電層、および第1の金属配線層のいずれに対しても電気的に接続されない第2の導電層と、を備え、第2の導電層は、第1の金属配線より融点が高い金属層、及び、半導体層の少なくともいずれかである。
【選択図】図2
特許請求の範囲【請求項１】
基板と、
前記基板上に配置された複数のトランジスタと、
前記複数のトランジスタの上方に配置され、前記基板と直交する第１の方向で同じ高さ位置に設けられ、第１の金属配線を含む第１の金属配線層と、
前記第１の金属配線層の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に前記第１の方向に積層され、前記第１の金属配線と前記第１の方向で重なる積層体と、
上端部に第１型の不純物を含んで前記積層体内を前記第１の方向に貫通する半導体層であって、前記第１の金属配線を介して前記複数のトランジスタと電気的に接続される半導体層を含むピラーと、
前記第１の方向において、前記第１の金属配線層の位置よりも高い位置に配置されるとともに、前記第１の金属配線または前記第１の金属配線層に含まれる他の金属配線と前記第１の方向で重なり、前記複数のトランジスタ、前記複数の第１の導電層、および前記第１の金属配線層のいずれに対しても電気的に接続されない第２の導電層と、を備え、
前記第２の導電層は、
前記第１の金属配線より融点が高い金属層、及び、半導体層の少なくともいずれかである、
半導体記憶装置。
続きを表示（約 2,200 文字）【請求項２】
前記第２の導電層は、
前記第１の金属配線の少なくとも一部分と第２の絶縁層を介して前記第１の方向に対向しており、
前記第１の方向から見て、前記一部分よりも大きい面積を有する、
請求項１に記載の半導体記憶装置。
【請求項３】
前記第２の導電層は、
前記第１の金属配線の少なくとも一部分と第２の絶縁層を介して前記第１の方向に対向しており、
前記第１の方向から見た面積が前記一部分よりも小さい複数のピースに分割されており、
前記複数のピースが配置される領域は、
前記第１の方向から見て、前記一部分よりも広い面積を有する、
請求項１に記載の半導体記憶装置。
【請求項４】
前記ピラーと前記第１の金属配線との間の高さ位置に配置され、前記ピラーと前記第１の金属配線とを電気的に接続する第２の金属配線層を更に備え、
前記第２の金属配線層は、
前記第１の金属配線より融点が高く、
前記第２の導電層は、
前記第１の方向において、前記第２の金属配線層と同じ高さ位置に配置されている、
請求項１に記載の半導体記憶装置。
【請求項５】
前記第１の方向および前記第１の方向に交差する第２の方向に前記積層体内を延び、前記第１の方向と前記第２の方向とに交差する第３の方向に前記積層体を分割する板状部を更に備え、
前記第２の導電層は、
前記板状部の下端部に配置されている、
請求項４に記載の半導体記憶装置。
【請求項６】
前記ピラーと前記第１の金属配線との間の高さ位置に配置される第３の金属配線層を更に備え、
前記第２の金属配線層は、
前記ピラーと前記第１の金属配線との間の第１の高さ位置に配置され、
前記第３の金属配線層は、
前記第１の金属配線より融点が高く、
前記ピラーと前記第１の金属配線との間の前記第１の高さ位置とは異なる第２の高さ位置に配置され、
前記第２の導電層は、
前記第１の高さ位置に配置される第３の導電層と、
前記第２の高さ位置に配置される第４の導電層と、を含む、
請求項４に記載の半導体記憶装置。
【請求項７】
前記積層体から外れた位置で前記第１の方向に延び、前記複数の第１の導電層と前記複数のトランジスタとを電気的に接続するコンタクトと、
前記コンタクトの下方に配置され、前記コンタクトと前記第１の方向で重なる第２の金属配線と、
前記第１の方向において、前記積層体よりも高い位置に配置されるとともに、前記第２の金属配線と前記第１の方向で重なる第５の導電層と、
前記第１の方向において、前記積層体よりも高い位置に配置され、前記コンタクトと電気的に接続される第４の金属配線層と、を更に含み、
前記第５の導電層は、
前記第２の金属配線より融点が高い金属層、及び、半導体層の少なくともいずれかであり、
前記コンタクトの上端部に配置されて、前記コンタクトと前記第４の金属配線層とを接続している、
請求項１に記載の半導体記憶装置。
【請求項８】
基板上に複数のトランジスタを形成し、
前記複数のトランジスタの上方に配置され、前記基板と直交する第１の方向で同じ高さ位置に設けられ、第１の金属配線を含む第１の金属配線層を形成し、
前記第１の金属配線層の上方に、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に第１の方向に積層され、前記第１の金属配線と前記第１の方向で重なる積層体を形成し、
前記積層体内を前記第１の方向に貫通する半導体層を有するピラーを形成し、
前記第１の方向において、前記第１の金属配線層の位置よりも高い位置に配置されるとともに、前記第１の金属配線または前記第１の金属配線層に含まれる他の金属配線と前記第１の方向で重なり、前記複数のトランジスタ、前記複数の第１の導電層、及び前記第１の金属配線層のいずれに対しても電気的に接続されない第２の導電層を形成し、
前記第２の導電層は、
前記第１の金属配線より融点が高い金属層、及び、半導体層の少なくともいずれかであり、
前記半導体層の上端部に第１型の不純物を注入し、前記積層体の上方側からレーザ光を照射する、
半導体記憶装置の製造方法。
【請求項９】
前記レーザ光を照射するときは、
前記第１の金属配線への前記レーザ光の照射を前記複数の第１の導電層または前記第２の導電層により遮蔽する、
請求項８に記載の半導体記憶装置の製造方法。
【請求項１０】
前記第２の導電層を形成するときは、
前記第１の金属配線の少なくとも一部分と第２の絶縁層を介して前記第１の方向に対向させるとともに、前記第１の方向から見た面積が前記一部分よりも小さい複数のピースに分割して前記第２の導電層を形成し、
前記第１の方向から見て、前記一部分よりも広い面積を有する領域に亘って前記複数のピースを配置する、
請求項８に記載の半導体記憶装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
３次元不揮発性メモリ等の半導体記憶装置では、複数の導電層と複数の絶縁層とが交互に積層された積層体を貫通するピラーが形成される。その際、ピラーの上端部に活性層を形成するため、半導体記憶装置の上方からレーザ光等が照射されることがある。レーザ光の一部は半導体記憶装置内へと透過し、下層側の配線層を溶融させる等の損傷を与えてしまう場合がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－０４０９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、レーザ光の照射による配線層の損傷を抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、基板と、前記基板上に配置された複数のトランジスタと、前記複数のトランジスタの上方に配置され、前記基板と直交する第１の方向で同じ高さ位置に設けられ、第１の金属配線を含む第１の金属配線層と、前記第１の金属配線層の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に前記第１の方向に積層され、前記第１の金属配線と前記第１の方向で重なる積層体と、上端部に第１型の不純物を含んで前記積層体内を前記第１の方向に貫通する半導体層であって、前記第１の金属配線を介して前記複数のトランジスタと電気的に接続される半導体層を含むピラーと、前記第１の方向において、前記第１の金属配線層の位置よりも高い位置に配置されるとともに、前記第１の金属配線または前記第１の金属配線層に含まれる他の金属配線と前記第１の方向で重なり、前記複数のトランジスタ、前記複数の第１の導電層、および前記第１の金属配線層のいずれに対しても電気的に接続されない第２の導電層と、を備え、前記第２の導電層は、前記第１の金属配線より融点が高い金属層、及び、半導体層の少なくともいずれかである。
【図面の簡単な説明】
【０００６】
実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。
実施形態にかかる半導体記憶装置の構成の一例を示す断面図。
実施形態にかかる半導体記憶装置が備える複数の配線層と複数のダミー層との積層方向の位置関係を示す模式図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法におけるレーザ光が照射される処理を示す模式図。
実施形態および比較例にかかる半導体記憶装置において、コンタクトとソース側配線層とを接続する処理の一部を例示する断面図。
実施形態の変形例にかかる半導体記憶装置が備えるダミー層の構成の一例を示す模式図。
実施形態の変形例にかかる半導体記憶装置の他の構成の一例を示す断面図。
実施形態および変形例ならびに比較例にかかる半導体記憶装置の光学的かつ伝熱工学的なシミュレーションによる解析結果を示す模式図。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。
【０００９】
図１に示すように、半導体記憶装置１は、半導体基板ＳＢの上方に、周辺回路ＣＢＡ、複数のワード線ＷＬ、ソース側配線層ＳＬ、及び電極層ＥＬをこの順に備える。なお、以下の説明においては、半導体基板ＳＢが配置される側を半導体記憶装置１の下方側とする。
【００１０】
半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢ上にはトランジスタＴＲ等を含む周辺回路ＣＢＡが配置されている。周辺回路ＣＢＡは、後述するメモリセルの動作に寄与する。
（【００１１】以降は省略されています）

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