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公開番号2024108577
公報種別公開特許公報(A)
公開日2024-08-13
出願番号2023013009
出願日2023-01-31
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/27 20230101AFI20240805BHJP()
要約【課題】メモリデバイスの製造コストを抑制すること。
【解決手段】実施形態のメモリデバイスは、基板と、メモリセルアレイと、ロウデコーダと、センスアンプとを含む。ロウデコーダモジュールは、第1方向と交差する第2方向に2分割された第1転送領域XR1及び第2転送領域XR2に割り当てられ、第1転送領域XR1及び第2転送領域XR2は、第1方向にずれて配置される。センスアンプモジュールは、第1方向に2分割された第1センスアンプ領域SR1及び第2センスアンプ領域SR2に割り当てられる。第1センスアンプ領域SR1及び第2センスアンプ領域SR2は、第2方向にずれて配置される。第1センスアンプ領域SR1は、第1領域MR1と重なり且つ第1転送領域XR1と第1方向に隣り合うように配置される。第2センスアンプ領域SR2は、第2領域MR2と重なり且つ第2転送領域XR2と第1方向に隣り合うように配置される。
【選択図】図7
特許請求の範囲【請求項１】
基板と
前記基板の上方に設けられ、第１方向に並んだ第１領域及び第２領域のそれぞれにおいて前記基板の鉛直方向に並んだ複数のメモリセルの組を含むメモリセルアレイと、
前記基板上に設けられ、前記第１領域と前記第２領域との間の第３領域を介して前記メモリセルアレイに接続され、前記メモリセルアレイに電圧を印加するように構成されたロウデコーダモジュールと、
前記基板上に設けられ、前記第１領域及び前記第２領域のそれぞれを介して前記メモリセルアレイに接続され、前記メモリセルアレイからデータを読み出すように構成されたセンスアンプモジュールと、を備え、
前記ロウデコーダモジュールは、前記第１方向と交差する第２方向に２分割された第１転送領域及び第２転送領域に割り当てられ、前記第１転送領域及び前記第２転送領域は、前記第１方向にずれて配置され、
前記センスアンプモジュールは、前記第１方向に２分割された第１センスアンプ領域及び第２センスアンプ領域に割り当てられ、前記第１センスアンプ領域及び前記第２センスアンプ領域は前記第２方向にずれて配置され、前記第１センスアンプ領域は、前記第１領域と重なり且つ前記第１転送領域と前記第１方向に隣り合うように配置され、前記第２センスアンプ領域は、前記第２領域と重なり且つ前記第２転送領域と前記第１方向に隣り合うように配置される、
メモリデバイス。
続きを表示（約 1,700 文字）【請求項２】
前記第１転送領域は、前記第２領域と重なった部分と、前記第２センスアンプ領域と前記第２方向に隣り合った部分とを有し、
前記第２転送領域は、前記第１領域と重なった部分と、前記第１センスアンプ領域と前記第２方向に隣り合った部分とを有する、
請求項１に記載のメモリデバイス。
【請求項３】
前記第１センスアンプ領域の前記第１方向における幅は、前記メモリセルアレイの前記第１領域に含まれた部分の前記第１方向における幅よりも狭く、
前記第２センスアンプ領域の前記第１方向における幅は、前記メモリセルアレイの前記第２領域に含まれた部分の前記第１方向における幅よりも狭い、
請求項１に記載のメモリデバイス。
【請求項４】
前記第１転送領域と前記第１領域とが重なった領域の前記第１方向における幅は、前記第１転送領域と前記第２領域とが重なった領域の前記第１方向における幅よりも狭く、
前記第２転送領域と前記第１領域とが重なった領域の前記第１方向における幅は、前記第２転送領域と前記第２領域とが重なった領域の前記第１方向における幅よりも広い、
請求項１に記載のメモリデバイス。
【請求項５】
各々が前記第２方向に延伸して設けられた部分を有し、前記メモリセルアレイに接続された複数のビット線と、
各々が前記第１方向に延伸して設けられた部分を有し、前記複数のビット線と前記センスアンプモジュールとの間を接続する複数の交差ビット線と、をさらに備え、
前記複数の交差ビット線は、前記第１センスアンプ領域と前記第１転送領域との両方と重なる交差ビット線と、前記第２センスアンプ領域と前記第２転送領域との両方と重なる交差ビット線とを含む、
請求項１に記載のメモリデバイス。
【請求項６】
前記センスアンプモジュールは、前記複数のビット線にそれぞれ接続された複数のセンスアンプユニットを含み、前記複数のセンスアンプユニットは、前記第２方向に並んだ第１の数のセンスアンプユニットを含むセンスアンプグループ単位に分類され、前記センスアンプグループは、前記第１センスアンプ領域と前記第２センスアンプ領域とのそれぞれにおいて前記第１方向に並んで配置され、１つのセンスアンプグループと重なるように設けられたビット線の数は、前記第１の数よりも少ない、
請求項５に記載のメモリデバイス。
【請求項７】
前記センスアンプユニットは、対応付けられた交差ビット線に電気的に接続されたセンスノードと、前記センスノードの電圧に基づいてデータを判定するように構成されたセンスアンプ部と、前記センスアンプ部により判定されたデータを記憶するように構成された少なくとも１つのラッチ回路とを含む、
請求項６に記載のメモリデバイス。
【請求項８】
前記基板と前記メモリセルアレイとの間に設けられた複数の接合金属をさらに備え、
前記複数のビット線と前記センスアンプモジュールとの間は、前記複数の接合金属のいずれかを介して電気的に接続され、
前記複数の接合金属のそれぞれは、逆テーパー形状に設けられた第１部分と、テーパー形状且つ前記第１部分上に設けられた第２部分とを有する、
請求項５に記載のメモリデバイス。
【請求項９】
前記交差ビット線は、対応付けられた接合金属とビット線との間に接続される、
請求項８に記載のメモリデバイス。
【請求項１０】
前記メモリセルアレイに接続され、前記鉛直方向に並んだ複数のワード線と、
前記複数のワード線にそれぞれ対応付けられた複数のコンタクトと、をさらに備え、
前記コンタクトは、対応付けられたワード線に前記基板側から接し、前記複数のワード線のうち前記対応付けられたワード線以外のワード線を貫通する部分を有しない、
請求項８に記載のメモリデバイス。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、メモリデバイスに関する。
続きを表示（約 3,400 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１５３０８０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの製造コストを抑制すること。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、基板と、メモリセルアレイと、ロウデコーダモジュールと、センスアンプモジュールとを含む。メモリセルアレイは、基板の上方に設けられ、第１方向に並んだ第１領域及び第２領域のそれぞれにおいて基板の鉛直方向に並んだ複数のメモリセルの組を含む。ロウデコーダモジュールは、基板上に設けられ、第１領域と第２領域との間の第３領域を介してメモリセルアレイに接続され、メモリセルアレイに電圧を印加するように構成される。センスアンプモジュールは、基板上に設けられ、第１領域及び第２領域のそれぞれを介してメモリセルアレイに接続され、メモリセルアレイからデータを読み出すように構成される。ロウデコーダモジュールは、第１方向と交差する第２方向に２分割された第１転送領域及び第２転送領域に割り当てられ、第１転送領域及び前記第２転送領域は、前記第１方向にずれて配置される。センスアンプモジュールは、第１方向に２分割された第１センスアンプ領域及び第２センスアンプ領域に割り当てられる。第１センスアンプ領域及び第２センスアンプ領域は、第２方向にずれて配置される。第１センスアンプ領域は、第１領域に含まれ且つ第１転送領域と第１方向に隣り合うように配置される。第２センスアンプ領域は、第２領域に含まれ且つ第２転送領域と第１方向に隣り合うように配置される。
【図面の簡単な説明】
【０００６】
第１実施形態に係るメモリデバイスの全体構成の一例を示すブロック図。
第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるロウデコーダモジュールの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるデータレジスタ及びセンスアンプモジュールの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスが備えるセンスアンプモジュールに含まれたセンスアンプユニットの回路構成の一例を示す回路図。
第１実施形態に係るメモリデバイスの外観の一例を示す斜視図。
第１実施形態に係るメモリデバイスが備える接合面の平面レイアウトの一例を示す模式図。
第１実施形態に係るメモリデバイスが備えるメモリ層の平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリ層のメモリ領域における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリ層のメモリ領域における断面構造の一例を示す、図９のＸ－Ｘ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリ層に含まれたメモリピラーの断面構造の一例を示す、図１０のＸＩ－ＸＩ線に沿った断面図。
第１実施形態に係るメモリデバイスが備えるメモリ層の引出領域における平面レイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるメモリ層の引出領域における断面構造の一例を示す、図１２のＸＩＩ－ＸＩＩＩ線に沿った断面図。
第１実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
第１実施形態に係るメモリデバイスにおけるメモリ層とＣＭＯＳ層との接続に使用される配線のレイアウトの一例を示す模式図。
第１実施形態に係るメモリデバイスが備えるロウデコーダモジュールのレイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスにおける積層配線とロウデコーダモジュールとの接続に使用される接合パッドの配置の一例を示す平面図。
第１実施形態に係るメモリデバイスが備えるセンスアンプモジュールのレイアウトの一例を示す平面図。
第１実施形態に係るメモリデバイスにおけるビット線とセンスアンプモジュールとの接続に使用される接合パッドの配置の一例を示す平面図。
第１比較例に係るメモリデバイスにおける回路配置の一例を示す模式図。
第２比較例に係るメモリデバイスにおける回路配置の一例を示す模式図。
第１実施形態に係るメモリデバイスにおける回路配置の一例を示す模式図。
第２実施形態に係るメモリデバイスの全体構成の一例を示すブロック図。
第２実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
第２実施形態に係るメモリデバイスが備えるロウデコーダモジュールの回路構成の一例を示す回路図。
第２実施形態に係るメモリデバイスの外観の一例を示す斜視図。
第２実施形態に係るメモリデバイスが備える接合面の平面レイアウトの一例を示す模式図。
第２実施形態に係るメモリデバイスの断面構造の一例を示す、ワード線の延伸方向に沿った断面図。
第２実施形態に係るメモリデバイスの断面構造の一例を示す、ビット線の延伸方向に沿った断面図。
第２実施形態に係るメモリデバイスにおける積層配線とロウデコーダモジュールとの接続に使用される接合パッドの配置の一例を示す平面図。
第３実施形態に係るメモリデバイスの全体構成の一例を示すブロック図。
第３実施形態における２プレーン構造のメモリデバイスの回路配置の一例を示す平面図。
第３実施形態における４プレーン構造のメモリデバイスの回路配置の一例を示す平面図。
第３実施形態における６プレーン構造のメモリデバイスの回路配置の一例を示す平面図。
第１変形例に係るメモリデバイスの断面構造の一例を示す断面図。
第２変形例に係るメモリデバイスの断面構造の一例を示す断面図。
接合パッドの接合部の詳細な断面構造の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。図面に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【０００８】
＜１＞第１実施形態
第１実施形態は、メモリセルが形成された基板と、メモリセルにアクセスするためのＣＭＯＳ回路が形成された基板とが接合された構成を有するメモリデバイス１のアーキテクチャーに関する。以下に、第１実施形態の詳細について説明する。
【０００９】
＜１－１＞メモリデバイス１の全体構成
まず、メモリデバイス１の全体構成について説明する。メモリデバイス１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリの一種である。
【００１０】
図１は、第１実施形態に係るメモリデバイス１の全体構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、データレジスタ１７、及びセンスアンプモジュール１８を備える。
（【００１１】以降は省略されています）

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