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公開番号2024114022
公報種別公開特許公報(A)
公開日2024-08-23
出願番号2023019379
出願日2023-02-10
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人個人,個人,個人,個人
主分類H10B 43/27 20230101AFI20240816BHJP()
要約【課題】個片化をより適切に行う半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、面F1と、面F1とは反対側の面F2と、面F1と面F2との間の側面Fsと、を有するチップCMを備える。チップは、チップ領域Rcに設けられる半導体素子と、積層体Sと、構造体50と、裏面配線層MAと、絶縁層102と、ソース層BSLと、層間絶縁膜60と、外部パッド電極PXと、を有する。半導体素子は、面F1の法線方向Zから見てチップの中心部に設けられる。積層体は、法線方向から見て、チップの外周端部に設けられ、法線方向に交互に積層された複数の層L1と複数の層L2とを有する。構造体は、法線方向から見て、半導体素子と側面Fsとの間の少なくとも一部に設けられ、配線maと、柱状部であるビアコンタクト電極CCと、を有する。配線maは、面F1で露出されるように設けられる。柱状部は、配線maの下端に接続され、法線方向に延伸する。
【選択図】図11
特許請求の範囲【請求項１】
第１面と、前記第１面とは反対側の第２面と、前記第１面と前記第２面との間の側面と、を有する半導体チップを備え、
前記半導体チップは、
前記半導体チップに設けられる半導体素子と、
前記前記第１面の法線方向から見て、前記半導体チップの端部に設けられ、前記法線方向に交互に積層された、複数の第１層と複数の第２層とを有する積層体と、
前記法線方向から見て、前記半導体素子と前記側面との間の少なくとも一部に設けられる構造体と、
をさらに有し、
前記構造体は、
前記第１面で露出されるように設けられる第１配線と、
前記第１配線の下端に接続され、前記法線方向に延伸する第１柱状部と、
を有する、半導体記憶装置。
続きを表示（約 940 文字）【請求項２】
前記半導体チップは、前記積層体及び前記構造体の周囲を覆う絶縁膜をさらに備え、
前記第１配線の周囲における少なくとも一部の前記絶縁膜の上面は、前記第１配線の上面よりも低い、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１配線の周囲のうち、前記第１配線よりも前記半導体素子側の領域における前記絶縁膜の上面は、前記第１配線の上面よりも低い、請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体チップは、前記第１面に設けられ、かつ、前記構造体から離れるように配置される保護膜をさらに有する、請求項１に記載の半導体記憶装置。
【請求項５】
前記構造体は、複数の前記第１柱状部を有し、
複数の前記第１柱状部は、前記法線方向から見て、前記半導体素子の外周に沿って、複数列に配置される、請求項１に記載の半導体記憶装置。
【請求項６】
前記半導体チップは、前記第１面に設けられ、ワイヤと接続可能なパッドを有し、
前記第１配線は、前記パッドの材料と同じ材料を含む、請求項１に記載の半導体記憶装置。
【請求項７】
前記半導体チップは、第１チップと、前記第１チップと貼合された第２チップと、をさらに有し、
前記積層体、前記第１柱状部、及び前記第１配線は、前記第１チップに配置される、請求項１に記載の半導体記憶装置。
【請求項８】
前記構造体は、前記第１チップを貫通して、前記第２チップに達するように延伸する、請求項７に記載の半導体記憶装置。
【請求項９】
前記第２チップは、前記第１チップとは反対側に設けられる半導体基板を有し、
前記構造体の下端は、前記半導体基板と接続される、請求項８に記載の半導体記憶装置。
【請求項１０】
前記第１チップにおける前記半導体素子は、前記積層体の積層構造と対応する積層構造を含むメモリセルアレイを有し、
前記第２チップにおける前記半導体素子は、前記メモリセルアレイの下方に配置され、前記メモリセルアレイを制御する制御回路を有する、請求項７に記載の半導体記憶装置。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体記憶装置の製造工程において、半導体素子が形成されたウェハを、ダイシングにより半導体チップに個片化する場合がある。しかし、ダイシング時にクラック又はチッピング等のダイシング不良が発生する可能性がある。ダイシング不良は、半導体素子に悪影響を与える可能性があり、また、歩留まりの低下につながる可能性がある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１５－１２８１７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
個片化をより適切に行うことができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、第１面と、第１面とは反対側の第２面と、第１面と第２面との間の側面と、を有する半導体チップを備える。半導体チップは、半導体素子と、積層体と、をさらに有する。半導体素子は、第１面の法線方向から見て、半導体チップの中心部に設けられる。積層体は、法線方向から見て、半導体チップの外周端部に設けられ、法線方向に交互に積層された、複数の第１層と複数の第２層とを有する。構造体は、法線方向から見て、半導体素子と側面との間の少なくとも一部に設けられる。構造体は、第１配線と、第１柱状部と、を有する。第１配線は、第１面で露出されるように設けられる。第１柱状部は、第１配線の下端に接続され、法線方向に延伸する。
【図面の簡単な説明】
【０００６】
メモリダイの構成を示す模式的なブロック図である。
メモリダイの一部の構成を示す模式的な回路図である。
第１実施形態に係る半導体記憶装置の構成例を示す模式的な分解斜視図である。
チップの構成例を示す模式的な底面図である。
メモリダイの一部の構成を示す模式的な断面図である。
メモリダイの一部の構成を示す模式的な断面図である。
チップの一部の構成を示す模式的な底面図である。
チップの一部の構成を示す模式的な断面図である。
第１実施形態に係る半導体ウェハの一部の構成の一例を示す平面図である。
第１実施形態に係る半導体ウェハの一部の構成の一例を示す平面図である。
第１実施形態に係る半導体ウェハの一部の構成の一例を示す断面図である。
第２実施形態に係る半導体ウェハの構成の一例を示す図である。
【発明を実施するための形態】
【０００７】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【０００８】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【０００９】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【００１０】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
（【００１１】以降は省略されています）

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