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公開番号2024120420
公報種別公開特許公報(A)
公開日2024-09-05
出願番号2023027212
出願日2023-02-24
発明の名称半導体記憶装置およびその製造方法
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H10B 43/27 20230101AFI20240829BHJP()
要約
【課題】意図したワード線にコンタクトを確実に接続することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、第1方向に交互に積層された複数の第1絶縁膜と複数の第1導電膜とを含む第1積層体を備える。複数の第1柱状体は、第1積層体内を第1方向に延伸する第1半導体部、および、第1半導体部と第1積層体との間に設けられた第1絶縁体部を含む。複数の第1柱状体は、第1柱状体と第1積層体との交差点に対応してメモリセルが設けられている。複数の第2柱状体は、第1積層体内を第1方向に延伸し、第1導電膜に対応して設けられ、対応する第1導電膜に接続する導電体、および、導電体と第1積層体との間に設けられた第2～第4絶縁膜の積層膜を含む。
【選択図】図8
特許請求の範囲【請求項１】
第１方向に交互に積層された複数の第１絶縁膜と複数の第１導電膜とを含む第１積層体と、
前記第１積層体内を前記第１方向に延伸する第１半導体部、および、該第１半導体部と前記第１積層体との間に設けられた第１絶縁体部を含む複数の第１柱状体であって、前記第１柱状体と前記第１積層体との交差点に対応してメモリセルが設けられた複数の第１柱状体と、
前記第１積層体内を前記第１方向に延伸し、前記第１導電膜に対応して設けられ、対応する前記第１導電膜に接続する導電体、および、前記導電体と前記第１積層体との間に設けられた第２～第４絶縁膜の積層膜を含む複数の第２柱状体と、を備える半導体記憶装置。
続きを表示（約 1,200 文字）【請求項２】
前記第２および第４絶縁膜には、シリコン酸化膜が用いられ、
前記第３絶縁膜には、シリコン窒化膜またはアルミニウム酸化膜が用いられる、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１積層体内を前記第１方向に延伸し、前記第２柱状体の周囲に配置され、絶縁材料で構成された複数の第３柱状体をさらに備える、請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の第２柱状体の前記導電体の深さは、それぞれに対応する前記第１導電膜の位置である、請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記複数の第２柱状体の前記積層膜の深さは、それぞれに対応する前記第１導電膜の位置と該第１導電膜の直上の前記第１絶縁膜との間である、請求項１または請求項２に記載の半導体記憶装置。
【請求項６】
前記積層膜は、前記第２および第４絶縁膜との間に複数の絶縁膜を設けた４層以上の積層膜である、請求項１または請求項２に記載の半導体記憶装置。
【請求項７】
前記複数の第２柱状体は、それぞれに対応する前記第１導電膜に達するために他の前記第１導電膜を貫通する、請求項１または請求項２に記載の半導体記憶装置。
【請求項８】
複数の第１絶縁膜と複数の第１犠牲膜とを第１方向に交互に積層して第１積層体を形成し、
前記第１積層体内を前記第１方向に延伸する第１半導体部と、該第１半導体部と前記第１積層体との間に設けられた第１絶縁体部とを含む第１柱状体を形成し、
前記第１積層体内を前記第１方向へ延伸し、前記複数の第１絶縁膜のそれぞれに達する複数のコンタクトホールを形成し、
前記コンタクトホールの内壁に、第２～第４絶縁膜を積層して積層膜を形成し、
前記コンタクトホール内の前記積層膜の内側に第２犠牲膜を埋め込み、
前記第１犠牲膜を第１導電膜に置換し、
前記第２犠牲膜を除去し、
前記コンタクトホールの底部にある前記積層膜のうち前記第３絶縁膜をストッパとして用いて前記第４絶縁膜を除去し、
前記コンタクトホールの底部にある前記積層膜のうち前記第２絶縁膜をストッパとして用いて前記第３絶縁膜を除去し、
前記コンタクトホールの底部にある前記第２絶縁膜および前記第１絶縁膜を除去して該第１絶縁膜の直下にある前記第１導電膜を露出させ、
前記コンタクトホール内に導電体を埋め込んで前記第１導電膜に接続するコンタクトを形成することを具備する、半導体記憶装置の製造方法。
【請求項９】
前記第２および第４絶縁膜には、シリコン酸化膜が用いられ、
前記第３絶縁膜には、シリコン窒化膜またはアルミニウム酸化膜が用いられる、請求項８に記載の方法。

発明の詳細な説明【技術分野】
【０００１】
本実施形態は、半導体記憶装置およびその製造方法に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルが三次元的に配置された立体型メモリセルアレイを有する場合がある。このような立体型メモリセルアレイでは、積層された複数の導電層によって複数のワード線が構成されている。複数の導電層は、積層方向に延伸する複数のワード線コンタクトのそれぞれに電気的に接続する。ワード線コンタクトは、それぞれに対応するワード線まで形成されるため、互いに深さが異なる。深さが異なるワード線コンタクトのコンタクトホールを形成する際、導電層に対するオーバーエッチング時間がコンタクトホールによって異なってくる。この場合、コンタクトホールが導電層を突き抜けるおそれがあり、ワード線コンタクトは、意図したワード線に接続することができなくなる。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－０５７６２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
意図したワード線にコンタクトを確実に接続することができる半導体記憶装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本実施形態による半導体記憶装置は、第１方向に交互に積層された複数の第１絶縁膜と複数の第１導電膜とを含む第１積層体を備える。複数の第１柱状体は、第１積層体内を第１方向に延伸する第１半導体部、および、第１半導体部と第１積層体との間に設けられた第１絶縁体部を含む。複数の第１柱状体は、第１柱状体と第１積層体との交差点に対応してメモリセルが設けられている。複数の第２柱状体は、第１積層体内を第１方向に延伸し、第１導電膜に対応して設けられ、対応する第１導電膜に接続する導電体、および、導電体と第１積層体との間に設けられた第２～第４絶縁膜の積層膜を含む。
【図面の簡単な説明】
【０００６】
第１実施形態に係る半導体記憶装置の構成例を示す図。
第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１０の回路構成の一例を示す図。
半導体記憶装置の詳細な構成例を示す断面図。
メモリセルの構成例を示す模式断面図。
メモリセルの構成例を示す模式断面図。
ワード線コンタクトおよび支持部の構成例を示す断面図。
ワード線コンタクトおよび支持部の構成例を示す平面図。
第１実施形態に係る半導体記憶装置の製造方法の一例を示す断面図。
図８に続く、半導体記憶装置の製造方法の一例を示す断面図。
図９に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１０に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１１に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１２に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１３に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１４に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１５に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１６に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１７に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１８に続く、半導体記憶装置の製造方法の一例を示す断面図。
図１９に続く、半導体記憶装置の製造方法の一例を示す断面図。
【発明を実施するための形態】
【０００７】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格に準拠している。
【０００９】
半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
【００１０】
メモリセルアレイ１０は、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
（【００１１】以降は省略されています）

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