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公開番号2024112651
公報種別公開特許公報(A)
公開日2024-08-21
出願番号2023017848
出願日2023-02-08
発明の名称メモリデバイス
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類H10B 43/27 20230101AFI20240814BHJP()
要約【課題】メモリデバイスの製造コストを低減する。
【解決手段】実施形態のデバイスは、第1チップと、第1チップと貼り合わされた第2チップ10と、を備える。第2チップ10は、ソース線に接続されたメモリセルアレイを含む第1エリアMAと、Z方向におけるソース線と同じ第1高さに設けられた層DM2とこの層内の第1開口部OP1内に設けられたコンタクト部CCとを含む第2エリアCAと、第1及び第2エリアMA,CA間において第1高さの層DM1内の第2開口部S1内に設けられた第1構造体90を含む第3エリアDAと、を含む。第1開口部OP1は、第1チップ側の寸法が第2チップ側の寸法より小さいテーパー形状を有し、第2開口部S1の側面が第1チップ側におけるY方向に沿う部分と成す角は、第1開口部OP1の側面が第1チップ側におけるY方向に沿う部分と成す角よりも90度に近い。
【選択図】図10
特許請求の範囲【請求項１】
基板と、前記基板上の回路と、を含む第１のチップと、
前記第１のチップと貼り合わされた第２のチップと、
を具備し、
前記第２のチップは、
第１のソース線と、前記第１のソース線に接続された第１のメモリセルアレイと、を含む第１のエリアと、
前記基板の表面に対して垂直な第１の方向における前記第１のソース線と同じ第１の高さに設けられた第１の層と、前記第１の層に形成された第１の開口部内に、前記第１の開口部から前記第１の方向に延びて前記回路に電気的に接続される部材を含んで設けられたコンタクト部と、を含む第２のエリアと、
前記第１のエリアと前記第２のエリアとの間で、前記第１の高さの層に形成された第２の開口部内に設けられた第１の構造体を含む第３のエリアと、
を含み、
前記第１の開口部は、前記第１のチップ側における前記基板の表面に対して平行な第２の方向に沿う部分の寸法が前記第２のチップ側における前記第２の方向に沿う部分の寸法より小さいテーパー形状を有し、
前記第２の開口部に関してその側面が前記第１のチップ側における前記第２の方向に沿う部分と成す角は、前記第１の開口部に関してその側面が前記第１のチップ側における前記第２の方向に沿う前記部分と成す角よりも９０度に近い、
メモリデバイス。
続きを表示（約 720 文字）【請求項２】
前記第２の開口部の前記側面が前記第１のチップ側における前記第２の方向に沿う前記部分と成す前記角は、９０度以下であり、
前記第１の開口部の前記側面が前記第１のチップ側における前記第２の方向に沿う前記部分と成す前記角は、９０度より大きい、
請求項１に記載のメモリデバイス。
【請求項３】
前記第２の開口部は、前記第１のチップ側における前記第２の方向に沿う前記部分の寸法が前記第２のチップ側における前記第２の方向に沿う部分の寸法以上である形状を有する、
請求項１に記載のメモリデバイス。
【請求項４】
前記第１のソース線は、
前記第１の方向に並ぶ第１の半導体層及び第２の半導体層と、
前記第１の方向における前記第１の半導体層と前記第２の半導体層との間の第３の半導体層と、
を含み、
前記第１の層は、
前記第１の方向に並ぶ第４の半導体層及び第５の半導体層と、
前記第１の方向における前記第４の半導体層と前記第５の半導体層との間の第２の絶縁層と、
を含む、
請求項１に記載のメモリデバイス。
【請求項５】
前記第２のチップは、
第２のソース線と、前記第２のソース線に接続された第２のメモリセルアレイと、を含む第４のエリア
をさらに含み、
前記第３のエリアは、前記第１のエリアと前記第４のエリアとの間に延びたサブエリアを含み、
前記サブエリア内の前記第１の構造体は、前記第２のソース線を、前記第１のソース線から分離する、
請求項１に記載のメモリデバイス。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリデバイスに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－１５００３７号公報
特開２０２１－０４８２４９号公報
特開２０２２－０３５１５８号公報
特開２０２２－０４１０５２号公報
特開２０２２－０４５１９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
メモリデバイスの製造コストを低減する。
【課題を解決するための手段】
【０００５】
実施形態のメモリデバイスは、基板と、前記基板上の回路と、を含む第１のチップと、前記第１のチップと貼り合わされた第２のチップと、を備え、前記第２のチップは、第１のソース線と、前記第１のソース線に接続された第１のメモリセルアレイと、を含む第１のエリアと、前記基板の表面に対して垂直な第１の方向における前記第１のソース線と同じ第１の高さに設けられた第１の層と、前記第１の層に形成された第１の開口部内に、前記第１の開口部から前記第１の方向に延びて前記回路に電気的に接続される部材を含んで設けられたコンタクト部と、を含む第２のエリアと、前記第１のエリアと前記第２のエリアとの間で、前記第１の高さの層に形成された第２の開口部内に設けられた第１の構造体を含む第３のエリアと、を含み、前記第１の開口部は、前記第１のチップ側における前記基板の表面に対して平行な第２の方向に沿う部分の寸法が前記第２のチップ側における前記第２の方向に沿う部分の寸法より小さいテーパー形状を有し、前記第２の開口部に関してその側面が前記第１のチップ側における前記第２の方向に沿う部分と成す角は、前記第１の開口部に関してその側面が前記第１のチップ側における前記第２の方向に沿う前記部分と成す角よりも９０度に近い。
【図面の簡単な説明】
【０００６】
実施形態のメモリデバイスの構成例を示すブロック図。
実施形態のメモリデバイスのメモリセルアレイの回路図。
実施形態のメモリデバイスの貼合構造の概略図。
実施形態のメモリデバイスの平面図。
実施形態のメモリデバイスの構造例を示す断面図。
実施形態のメモリデバイスのアレイチップの構造例を示す平面図。
実施形態のメモリデバイスの貼合パッドの構造を示す断面図。
実施形態のメモリデバイスのメモリセルアレイの構造例を示す断面図
実施形態のメモリデバイスのメモリピラーの構造例を示す断面図。
実施形態のメモリデバイス内の各領域の構造例を示す断面図。
実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
実施形態のメモリデバイスの製造方法の一工程を示す断面工程図。
実施形態のメモリデバイスの変形例を説明するための図。
実施形態のメモリデバイスの変形例の構造を示す断面図。
実施形態のメモリデバイスの変形例の構造を示す断面図。
【発明を実施するための形態】
【０００７】
＜実施形態＞
図１乃至図２４を参照して、実施形態のメモリデバイス及びメモリデバイスの製造方法について、説明する。
【０００８】
以下、図面を参照しながら、本実施形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
【０００９】
（１）構成
（１－１）メモリデバイスの全体構成
図１を参照して、本実施形態のメモリデバイス１の全体構成の一例について説明する。図１は、本実施形態のメモリデバイス１の全体構成を示すブロック図である。なお、図１において、各構成要素の接続の一部を矢印線により示しているが、構成要素間の接続はこれらに限定されない。
【００１０】
メモリデバイス１は、例えば、三次元積層型ＮＡＮＤフラッシュメモリである。三次元積層型ＮＡＮＤフラッシュメモリは、半導体基板上に三次元に配置された複数のメモリセル（以下において、メモリセルトランジスタともよばれる）を含む。
（【００１１】以降は省略されています）

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