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公開番号2024110947
公報種別公開特許公報(A)
公開日2024-08-16
出願番号2024014005
出願日2024-02-01
発明の名称記憶装置及び電子機器
出願人株式会社半導体エネルギー研究所
代理人
主分類H10B 12/00 20230101AFI20240808BHJP()
要約【課題】多ビットのデータを一度に読み出すことができる記憶装置を提供する。
【解決手段】第1層と、第1層の上方又は下方に位置する第2層と、を有する記憶装置である。第1層は、第1トランジスタ及び第1容量素子を有し、第2層は、第2トランジスタ及び第2容量素子を有する。また、第1、第2容量素子のそれぞれは、トレンチ型の容量素子であり、第2容量素子のトレンチの長さは、第1容量素子のトレンチの長さよりも長い。また、第1トランジスタの第1端子は、第1容量素子に電気的に接続され、第2トランジスタの第1端子は、第2容量素子に電気的に接続されている。また、第1トランジスタの第2端子は、配線に電気的に接続され、第2トランジスタの第2端子は、配線に電気的に接続されている。なお、第1容量素子に保持される電圧は、データの下位ビットの信号に対応し、第2容量素子に保持される電圧は、データの上位ビットの信号に対応する。
【選択図】図6
特許請求の範囲【請求項１】
第１層と、第２層と、を有し、
前記第２層は、前記第１層の上方又は下方に位置し、
前記第１層は、第１トランジスタと、第１容量素子と、第１絶縁体と、を有し、
前記第２層は、第２トランジスタと、第２容量素子と、第２絶縁体と、を有し、
前記第１トランジスタは、第１酸化物半導体を有し、
前記第２トランジスタは、第２酸化物半導体を有し、
前記第１絶縁体は、第１開口を有し、
前記第１容量素子は、少なくとも一部が前記第１開口の内部に含まれているトレンチ型の容量素子であり、
前記第２絶縁体は、第２開口を有し、
前記第２容量素子は、少なくとも一部が前記第２開口の内部に含まれているトレンチ型の容量素子であり、
前記第２開口の長さは、前記第１開口の長さよりも長く、
前記第１トランジスタのソース又はドレインの一方は、前記第１容量素子に電気的に接続され、
前記第２トランジスタのソース又はドレインの一方は、前記第２容量素子に電気的に接続され、
前記第１トランジスタのソース又はドレインの他方は、配線に電気的に接続され、
前記第２トランジスタのソース又はドレインの他方は、前記配線に電気的に接続され、
前記第２酸化物半導体は、前記第１酸化物半導体の少なくとも一部と重なる領域を有し、
前記第２開口は、前記第１開口の少なくとも一部と重なる領域を有し、
前記第１容量素子に保持される電圧は、書き込まれるデジタルデータの下位ビットの信号に対応し、
前記第２容量素子に保持される電圧は、書き込まれる前記デジタルデータの上位ビットの信号に対応する、
記憶装置。
続きを表示（約 2,000 文字）【請求項２】
請求項１において、
前記第１層は、第３導電体を有し、
前記第２層は、第４導電体を有し、
前記第１トランジスタは、ソース又はドレインの他方として機能する第１導電体を有し、
前記第２トランジスタは、ソース又はドレインの他方として機能する第２導電体を有し、
前記第３導電体と、前記第４導電体と、のそれぞれは、前記配線に含まれ、
前記第３導電体は、前記第１導電体に接する領域を有し、
前記第４導電体は、前記第２導電体に接する領域を有し、
前記第２導電体は、前記第１導電体の少なくとも一部と重なる領域を有する、
前記第４導電体は、前記第３導電体の少なくとも一部と重なる領域を有する、
記憶装置。
【請求項３】
請求項２において、
前記第１酸化物半導体と前記第２酸化物半導体のそれぞれは、インジウム、亜鉛及び元素Ｍから選ばれる一又は複数を有し、
前記元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム及びアンチモンから選ばれた一又は複数である、
記憶装置。
【請求項４】
請求項３において、
前記第２容量素子の静電容量の値は、前記第１容量素子の静電容量の値の１．８倍以上２．２倍以下である、
記憶装置。
【請求項５】
請求項１において、
前記第１層は、第３絶縁体と、第３導電体と、を有し、
前記第２層は、第４絶縁体と、第４導電体と、を有し、
前記第１トランジスタは、ソース又はドレインの一方として機能する第５導電体と、ソース又はドレインの他方として機能する第１導電体と、を有し、
前記第２トランジスタは、ソース又はドレインの一方として機能する第６導電体と、ソース又はドレインの他方として機能する第２導電体と、を有し、
前記第３導電体と、前記第４導電体と、のそれぞれは、前記配線に含まれ、
前記第３絶縁体は、前記第１絶縁体の上方に位置し、
前記第５導電体は、前記第１絶縁体の上方、かつ前記第３絶縁体の下方に位置し、
前記第１導電体は、前記第３絶縁体の上方に位置し、
前記第３絶縁体は、第３開口を有し、
前記第１酸化物半導体は、前記第３開口の側面と、前記第５導電体と、前記第１導電体と、に接する領域を有し、
前記第４絶縁体は、前記第２絶縁体の上方に位置し、
前記第６導電体は、前記第２絶縁体の上方、かつ前記第４絶縁体の下方に位置し、
前記第２導電体は、前記第４絶縁体の上方に位置し、
前記第４絶縁体は、第４開口を有し、
前記第２酸化物半導体は、前記第４開口の側面と、前記第６導電体と、前記第２導電体と、に接する領域を有し、
前記第３開口は、前記第１開口の少なくとも一部と重なる領域に有し、
前記第４開口は、前記第２開口の少なくとも一部と重なる領域を有し、
前記第３導電体は、前記第１導電体に接する領域を有し、
前記第４導電体は、前記第２導電体に接する領域を有し、
前記第２導電体は、前記第１導電体の少なくとも一部と重なる領域を有し、
前記第４導電体は、前記第３導電体の少なくとも一部と重なる領域を有し、
前記第６導電体は、前記第５導電体の少なくとも一部と重なる領域を有する、
記憶装置。
【請求項６】
請求項５において、
前記第１酸化物半導体と前記第２酸化物半導体のそれぞれは、インジウム、亜鉛及び元素Ｍから選ばれる一又は複数を有し、
前記元素Ｍは、ガリウム、アルミニウム、シリコン、ホウ素、イットリウム、スズ、銅、バナジウム、ベリリウム、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、コバルト、マグネシウム及びアンチモンから選ばれた一又は複数である、
記憶装置。
【請求項７】
請求項６において、
前記第２容量素子の静電容量の値は、前記第１容量素子の静電容量の値の１．８倍以上２．２倍以下である、
記憶装置。
【請求項８】
請求項１乃至請求項７のいずれか一において、
駆動回路層を有し、
前記駆動回路層は、前記第１トランジスタと、前記第２トランジスタと、前記第１容量素子と、前記第２容量素子と、の下方に位置する、
記憶装置。
【請求項９】
請求項８の記憶装置と、筐体と、を有する電子機器。

発明の詳細な説明【技術分野】
【０００１】
本発明の一態様は、記憶装置及び電子機器に関する。
続きを表示（約 2,300 文字）【０００２】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、動作方法又は製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ又は組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、センサ、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法又はそれらの検査方法を一例として挙げることができる。
【背景技術】
【０００３】
近年、扱われるデータ量の増大に伴って、より大きな記憶容量を有する記憶装置が求められている。単位面積あたりの記憶容量を増加させるためには、３ＤＮＡＮＤ型の記憶装置などのように、メモリセルを積層して形成することが有効である（特許文献１乃至特許文献３参照）。メモリセルを積層して設けることにより、単位面積当たりの記憶容量をメモリセルの積層数に応じて増加させることができる。
【先行技術文献】
【特許文献】
【０００４】
米国特許出願公開２０１１／００６５２７０号明細書
米国特許出願公開２０１６／０１４９００４号明細書
米国特許出願公開２０１３／００６９０５２号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
扱われるデータ量の増大により、記憶装置に書き込まれるデータ量、及び記憶装置から読み出されるデータ量のそれぞれは、増加する傾向にある。特に、１ビットのデータを保持するメモリセルを複数有する記憶装置から、多ビットのデータを読み出す場合、複数のメモリセルから１ビットずつ読み出しを行う必要があるため、読み出すデータ量が多いほど、読み出し動作に要する時間が長くなる。このため、近年では、記憶装置における、多ビットのデータの読み出し動作の短時間化が望まれている。
【０００６】
本発明の一態様は、多ビットのデータの書き込み及び読み出しを行うことができる記憶装置を提供することを課題の一とする。又は、本発明の一態様は、読み出し速度が速い記憶装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された記憶装置を提供することを課題の一とする。又は、本発明の一態様は、作製コストが低減された記憶装置を提供することを課題の一とする。又は、本発明の一態様は、回路面積が小さい記憶装置を提供することを課題の一とする。又は、本発明の一態様は、上述した記憶装置を含む電子機器を提供することを課題の一とする。又は、本発明の一態様は、新規な記憶装置又は新規な電子機器を提供することを課題の一とする。
【０００７】
なお、本発明の一態様の課題は、上記課題に限定されない。上記課題は、他の課題の存在を妨げるものではない。なお、他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記課題及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記課題及び他の課題の全てを解決する必要はない。
【課題を解決するための手段】
【０００８】
本発明の一態様は、読み出し動作に要する時間を短くするため、複数のメモリセルに対して、読み出し用の選択信号を同時に送信して、当該複数のメモリセルから多ビットのデータを読み出す構成の記憶装置である。具体的には、記憶装置は、少なくとも、保持するデータのビット数と同じ数のメモリセルを有し、当該メモリセルのそれぞれは、容量素子を有する。ここでは、一例として、４ビットのデータを保持する記憶装置について説明する。
【０００９】
当該メモリセルに含まれている容量素子のそれぞれの静電容量の値は異なっていることが好ましい。例えば、４ビットのデータを保持する記憶装置の場合、当該記憶装置は、４個のメモリセルを含むことが好ましい。また、４個のメモリセルのそれぞれに含まれている容量素子の静電容量の値は、１：２：４：８の比とする。例えば、４個の容量素子において一番小さい静電容量の値をＣ
ｕｔ
としたとき、残りの３個の容量素子のそれぞれの静電容量の値は、２Ｃ
ｕｔ
、４Ｃ
ｕｔ
、８Ｃ
ｕｔ
となる。
【００１０】
また、この場合、静電容量の値がＣ
ｕｔ
となる容量素子に書き込まれる電圧は、４ビットのデータのうち下位０ビット目（上位３ビット目、４桁の数字の右から１桁目）の信号に相当する。また、静電容量の値が２Ｃ
ｕｔ
となる容量素子に書き込まれる電圧は、４ビットのデータのうち下位１ビット目（上位２ビット目、４桁の数字の右から２桁目）の信号に相当する。また、静電容量の値が４Ｃ
ｕｔ
となる容量素子に書き込まれる電圧は、４ビットのデータのうち下位２ビット目（上位１ビット目、４桁の数字の右から３桁目）の信号に相当する。また、静電容量の値が８Ｃ
ｕｔ
となる容量素子に書き込まれる電圧は、４ビットのデータのうち下位３ビット目（上位０ビット目、４桁の数字の右から４桁目）の信号に相当する。
（【００１１】以降は省略されています）

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